專利名稱：并行輸入/輸出自測試電路和方法
技術(shù)領(lǐng)域：
本發(fā)明 一般涉及并行數(shù)據(jù)傳輸系統(tǒng)，且更具體而言涉及用于并行 數(shù)據(jù)傳輸系統(tǒng)的測試電路。
背景技術(shù)：
為了減小電子器件的總測試成本，許多系統(tǒng)和/或集成電路使用內(nèi)建自測試(BIST)電路來制作。這種電路視為是"內(nèi)建"的，這是因 為這種電路形成為系統(tǒng)本身的一部分，或者包含在集成電路的基板內(nèi)。 BIST電路可以產(chǎn)生和/或評估施加/接收至該集成電路或系統(tǒng)的 一部分 上的測試信號。BIST可以減小測試時間，這是因為板上BIST電路通 常比獨立測試器更快地施加或評估測試信號。盡管BIST電路可以測試集成電路器件的各種特征，但可受益于 BIST電路的 一 個特征為用于在系統(tǒng)的器件或部分之間傳輸信號的接口 電路。 一種特殊類型的接口為源同步并行接口。源同步并行接口可以 并行地傳輸數(shù)據(jù)，且這些信號的時序可以是基于該并行數(shù)據(jù)的傳輸源。期望的是，為集成電路的輸入和/或輸出路徑提供自測試能力。這 種測試能力可以幫助判定數(shù)據(jù)傳輸路徑是否正將錯誤弓1入數(shù)據(jù)信號。 為了更好理解本發(fā)明的各個方面，現(xiàn)在將描述源同步并行接口的BIST 方法。并行1/0 BIST布置示于圖5，并用普通參考字符500表示。測 試系統(tǒng)500可包括發(fā)送器部分502和接收器部分504。發(fā)送器部分502可包括從器件的其他部分(例如，非測試部分)提供的功能數(shù)據(jù)輸入 線506,以及產(chǎn)生測試數(shù)據(jù)值的BIST發(fā)送器508。多路復(fù)用器510可以選擇性地在正常(例如，非測試)工作模式下輸出功能數(shù)據(jù) (func—data
至func—data[N])或者在測試工作才莫式下輸出BIST測試 數(shù)據(jù)(test—data
至test_data[N])。數(shù)據(jù)可以通過并行鏈路接口 512 從發(fā)送器部分502傳輸?shù)浇邮掌鞑糠?04。接收器部分504可包括可以處理從發(fā)送器部分502接收的功能(非 測試)數(shù)據(jù)的功能邏輯514,以及可以處理測試數(shù)據(jù)的BIST接收器516, 由此測試數(shù)據(jù)是否正在通過該接口正確地傳輸。
期望的是，BIST發(fā)送器508和BIST接收器516能夠檢測包括固 定型故障(stuck-at fault)和耦合故障的普通并行接口類型錯誤。并行 鏈路接口 512中的固定型故障會導(dǎo)致'T，或"0"的固定輸出模式。 一條線上的數(shù)據(jù)值對另 一條線上的數(shù)據(jù)值產(chǎn)生負面影響，這會引起耦 合故障。例如，通過傳輸偽隨機比特序列(PRBS)可以測試耦合故障。圖6示出與圖5中部件508相似的常規(guī)BIST發(fā)送器60S以及與圖 5中部件516相似的常規(guī)BIST接收器616。常規(guī)BIST發(fā)送器部分608可包括固定比特值源650、 PRBS發(fā)生 器652、以及選擇多路復(fù)用器(選擇MUX) (M4-0至654-N)。固定比 特值源650可提供固定二進制值至選擇MUX( 654-0至654-N )。 PRBS 發(fā)生器652可以以翻轉(zhuǎn)和非翻轉(zhuǎn)形式產(chǎn)生比特值的偽隨機序列，并將 這些值提供至選擇MUX ( 654-0至654-N )。每個選擇MUX ( 654-0至 654-N )可以根據(jù)相應(yīng)模式選擇信號(pattern—select_0
至RES[N)，當(dāng)接收的數(shù)據(jù)值不匹配預(yù)期 數(shù)據(jù)值時該結(jié)果信號轉(zhuǎn)變?yōu)檫壿嫺?。結(jié)果信號在模式結(jié)果電路657中 被邏輯組合(ORed )。因此，如果PRBS檢查器(656-0至656-N )判 定任意位具有錯誤，則模式結(jié)果電路657將輸出高結(jié)果PRBS_RES。
來自固定0測試電路658、固定1測試電路660和模式結(jié)果電路 657的結(jié)果可以在合格/不合格結(jié)果電路662中被邏輯ORed,以提供整 體測試結(jié)果合格/不合格狀態(tài)。幾乎總是期望降低集成電路的整體尺寸，因為尺寸減小可以轉(zhuǎn)化 為成本降低。因此，期望以某種方式提供一種用于并行接口的BIST布 置，其提供了比諸如圖6的常規(guī)布置更緊湊的電路。發(fā)明內(nèi)容本發(fā)明可包括一種并行數(shù)據(jù)傳輸測試電路，包括接收器部分，該 接收器部分包含多個輸入邏輯調(diào)整電路、邏輯電路和比特模式序列測 試電路。每個輸入邏輯調(diào)整電路可以被耦合以從相應(yīng)的并行數(shù)據(jù)傳輸 線接收測試數(shù)據(jù)值序列，且可以根據(jù)第一選擇值選擇性地翻轉(zhuǎn)每個所 接收的測試數(shù)據(jù)值以產(chǎn)生邏輯校正(logically aligned )數(shù)據(jù)值。該邏輯 電路可以邏輯組合該邏輯校正數(shù)據(jù)值以輸出相加測試數(shù)據(jù)值序列。比 特模式序列測試電路可以判定該相加測試數(shù)據(jù)值序列是否對應(yīng)于預(yù)期 測試數(shù)據(jù)值序列。本發(fā)明還可包括一種并行數(shù)據(jù)傳輸系統(tǒng)的測試方法。該方法可包 括接收并行傳輸線上的序列并行測試數(shù)據(jù)。至少一條傳輸線可以接收 測試數(shù)據(jù)序列，且至少另一條傳輸線可以接收該測試數(shù)據(jù)序列的翻轉(zhuǎn)。 該方法可進一步包括通過將該至少另 一條傳輸線上接收到的數(shù)據(jù)值翻 轉(zhuǎn)來邏輯校正并行測試數(shù)據(jù)，所述至少另 一條傳輸線接收該測試數(shù)據(jù)序 列的翻轉(zhuǎn)；以及邏輯組合該邏輯校正并行測試數(shù)據(jù)以產(chǎn)生組合數(shù)據(jù)值序 列。


圖1為本發(fā)明第一實施例的示意性方框圖。 圖2為本發(fā)明第二實施例的示意性方框圖。 圖3為本發(fā)明第三實施例的示意性方框圖。 圖4為本發(fā)明另 一 實施例的方法的流程圖。圖5為具有內(nèi)建自測試(BIST )能力的并行接口的示意性方框圖。 圖6為用于并行接口的常規(guī)BIST布置的示意性方框圖。
具體實施方式
圖1示出根據(jù)本發(fā)明第一實施例的并行數(shù)據(jù)傳輸測試電路。測試電路可包括接收器部分100，該接收器部分100接收在并行傳輸線102 上傳輸?shù)臏y試數(shù)據(jù)(tes^data
)提供模式結(jié)果值PAT—RES。根據(jù)第一實施例的接收器部分100可包括與每個并行傳輸線102 相對應(yīng)的輸入選擇器電路104-0至104-N和相位校正器電路(phase aligner circuit) 106-0至106-N。接收器部分100還可包兮舌結(jié)杲組合電 路108和模式序列測試電路110。每個輸入選擇器電路(140-0至104-N ) 可以根據(jù)相應(yīng)輸入選擇器值SELO至SELN而在一個或多個選擇器輸出 上提供接收測試數(shù)據(jù)值。在所示示例中，每個輸入選擇器電路(104-0 至104-N)可包括邏輯變更輸出(112-0至112-N)以及其他測試輸出 (114-0至114-N)。邏輯變更輸出可以提供預(yù)期互不相同(例如，翻轉(zhuǎn)) 的測試數(shù)據(jù)值。其他測試輸出可提供用于不同測試類型的測試數(shù)據(jù)。邏輯調(diào)整電路(106-0至106-N)可以選擇性地變更輸入數(shù)據(jù)值， 以響應(yīng)于相位校正控制信號PSELO至PSELN來"邏輯校正"多個輸 入測試值。也就是說，接收的并行測試數(shù)據(jù)值相互之間可具有預(yù)期的、 故意引入的邏輯差異(例如，翻轉(zhuǎn))。邏輯調(diào)整電路(106-0至106-N) 可以除去這些相位差異，以提供一致的輸出數(shù)據(jù)值test—out[O]至 test—out[N],假設(shè)這些數(shù)據(jù)值在傳輸時沒有引入任何錯誤。在優(yōu)選實施 例中，校正控制信號PSELO至PSELN可以是輸入選擇器值SELO至 SELN的子集。結(jié)果組合電路108可以邏輯組合來自邏輯調(diào)整電路(106-0至 106-N)的輸出數(shù)據(jù)值。該組合RES—OUT的結(jié)果可以應(yīng)用于模式序列 測試電路110。模式序列測試電路110可以比較來自結(jié)果組合電路108 的接收的數(shù)據(jù)值模式，并判定這些值是否匹配預(yù)期的數(shù)據(jù)值模式。優(yōu)選地，接收器部分100可以是合并在接收器件內(nèi)的內(nèi)建自測試 (BIST)電路。作為一個示例，接收器部分100可形成于集成電路器 件的基板內(nèi)，該集成電路器件具有許多可能示例，例如但不限于內(nèi)容 可尋址存儲器(CAM)器件、隨機存取存儲器(RAM)器件、包括閃 存EEPROM的電可擦除可編程只讀存儲器(EEPROM )。如此，接收器部分100可包括用于多個測試輸入值的單個模式序
列測試電路110，這與例如圖6的常規(guī)布置相反，該常規(guī)布置包括用于 每個N+l測試輸入值的模式檢查電路。因此，類似圖l的實施例與常 規(guī)情形相比可以實現(xiàn)更緊湊的測試電路尺寸。第二實施例測試系統(tǒng)示于圖2,并使用普通參考字符200表示。測 試系統(tǒng)200可包括接收器部分201和發(fā)送器部分250。接收器部分201 可包括一些與圖1接收器部分相同的一般元件。因此，相同元件使用 相同參考字符表示，僅僅將第一位由"1"替換為"2"。在圖2的特定接收器部分201中，每個輸入選擇器電路(204-0至 204-N )可包括多路分解器(de-MUX )，該多路分解器可以基于相應(yīng)的 兩位才莫式選4奪值(pattern_select—O[l:O]至patternselect一N[l:O])將數(shù) 據(jù)值輸出到四個輸出之一。測試輸出(214-0至214-N)可包括固定0 輸出和固定1輸出。邏輯變更輸出可包括非翻轉(zhuǎn)模式輸出和翻轉(zhuǎn)模式 輸出。圖2還示出邏輯調(diào)整電路(206-0至206-N )的具體示例。每個邏 輯調(diào)整電路(206-0至206-N )可包括翻轉(zhuǎn)器(207-0至207-N )和多路 復(fù)用器(MUX)。每個這種翻轉(zhuǎn)器(207-0至207-N)可從翻轉(zhuǎn)模式輸 出接收測試數(shù)據(jù)，翻轉(zhuǎn)這些值，并將它們提供至相應(yīng)MUX的輸入。 MUX的其它輸入可從de-MUX的非翻轉(zhuǎn)模式輸出接收數(shù)據(jù)。邏輯調(diào)整 電路(206-0至206-N )內(nèi)的MUX可由該兩位模式選擇值 (pattern_select—O[O]至pattern—select_N
至 pattern—select—N[0:1)是基于發(fā)送器部分250的模式選擇信號。優(yōu)選地，正如圖l的情形，測試系統(tǒng)200可形成BIST布置。更具 體而言，接收器部分201可以是結(jié)合成接收器件的BIST電路(例如， 形成于第一集成電路器件的基板內(nèi))。發(fā)送器部分250可以形成不同的 第二傳輸器件的一部分(例如，形成于第二集成電路器件的基板內(nèi))。與上述常規(guī)情形相比，根據(jù)上述實施例的并行數(shù)據(jù)傳輸測試系統(tǒng) 具有有利的更少門電路數(shù)目，這是因為對于N+l個輸入測試信號來講， 接收器部分可包含一個這種模式序列測試電路。本發(fā)明還可包括包含諸如所述的測試電路的具體系統(tǒng)配置。這種 布置的一個示例示于圖3。系統(tǒng)300可以是包括一個或多個由搜索控制 器件304控制的CAM器件302的搜索引擎系統(tǒng)。搜索控制器件304可 通過并行數(shù)據(jù)線306發(fā)出命令和數(shù)據(jù)到CAM器件302。因此，搜索控 制器件304可包括邏輯304-0和并行發(fā)送器接口 304-1。在一種布置中， 并行發(fā)送器接口 304-1可具有與圖2中250所示的發(fā)送器部分相似的結(jié) 構(gòu)，因此可包括測試序列比特發(fā)生器304-2。CAM器件302可包括搜索電路302-0和并行接收器接口 302-1。 并行接收器接口 302-1可具有與圖1和/或圖2中所示的接收器部分相 似的結(jié)構(gòu)，因此可包括單個模式序列測試電路302-2且尺寸因此更緊 湊。本發(fā)明還可包括一種組合并行測試數(shù)據(jù)結(jié)杲以輸入至單一模式檢 查電^各的方法。該方法的一個具體示例示于圖4。方法400可包括產(chǎn)生測試模式402。該測試模式可以是從單一公共 源產(chǎn)生的偽隨機二進制序列。這些測試值可以作為產(chǎn)生序列的實際比 特值或者作為這些值的翻轉(zhuǎn)在并行傳輸線上傳輸。實際值或翻轉(zhuǎn)值的
選擇可基于模式選擇值404。并行傳輸線上的測試模式值可以被接收406,并基于模式選擇值 作為預(yù)期測試模式值或預(yù)期翻轉(zhuǎn)測試模式值被輸入408。接收的測試模 式值可以被相互邏輯校正410。這可包括將傳輸之前被翻轉(zhuǎn)的測試才莫式 值翻轉(zhuǎn)。這些邏輯4交正值可以邏輯組合以產(chǎn)生接收的測試序列412。該 邏輯組合可以檢測在傳輸中發(fā)生的錯誤。可以相對于預(yù)期的測試序列 來檢查該接收的測試序列，以判定錯誤是否已經(jīng)被傳輸。如此，通過避免每個并行傳輸線上的模式檢查，與常規(guī)方法相比 以更簡單的方式執(zhí)行了特定測試。應(yīng)理解的是，可以在缺少未具體公開的元件或步驟的情況下實踐 本發(fā)明的實施例。也就是說，本發(fā)明的創(chuàng)造性特4正可以不涉及元件。因此，盡管上文詳細描述了本文給出的具體實施例的每個方面， 但是，本發(fā)明可以進行各種改變、替換、變更而不背離本發(fā)明的精神 和范圍。
權(quán)利要求
1.一種并行數(shù)據(jù)傳輸測試電路，包括接收器部分，包含多個輸入邏輯調(diào)整電路，每個輸入邏輯調(diào)整電路耦合成從相應(yīng)的并行數(shù)據(jù)傳輸線接收測試數(shù)據(jù)值序列，每個邏輯調(diào)整電路根據(jù)第一選擇值選擇性地翻轉(zhuǎn)每個所接收的測試數(shù)據(jù)值，以產(chǎn)生邏輯校正數(shù)據(jù)值；邏輯電路，邏輯組合邏輯校正數(shù)據(jù)值以輸出相加測試數(shù)據(jù)值序列；以及比特模式序列測試電路，判定該相加測試數(shù)據(jù)值序列是否對應(yīng)于預(yù)期測試數(shù)據(jù)值序列。
2. 如權(quán)利要求l所述的并行數(shù)據(jù)傳輸測試電路，還包括 輸入選擇器電路，基于測試模式選擇值將在相應(yīng)并行數(shù)據(jù)傳輸線上接收的傳輸測試數(shù)據(jù)值輸出到相應(yīng)的邏輯調(diào)整電路。
3. 如權(quán)利要求2所述的并行數(shù)據(jù)傳輸測試電路，其中 每個輸入選擇器電路包括多路分解器(de-MUX)，該多路分解器具有耦合至相應(yīng)的并行數(shù)據(jù)傳輸線的輸入；第一輸出，提供響應(yīng)于測試模 式發(fā)生器而產(chǎn)生的數(shù)據(jù)值；以及第二輸出，提供響應(yīng)于由該測試模式發(fā) 生器產(chǎn)生的數(shù)據(jù)值的翻轉(zhuǎn)而產(chǎn)生的數(shù)據(jù)值。
4. 如權(quán)利要求3所述的并行數(shù)據(jù)傳輸測試電路，其中 每個邏輯調(diào)整電路包括多路復(fù)用器(MUX),該多路復(fù)用器具有耦合至相應(yīng)輸入選擇器de-MUX的第一輸出的第一輸入，以及耦合至相應(yīng)輸 入選擇器de-MUX的第二輸出的第二輸入。
5. 如權(quán)利要求3所述的并行數(shù)據(jù)傳輸測試電路，還包括 每個輸入選擇器電路de-MUX還包括第三輸出，所述第三輸出提供響應(yīng)于第一固定值發(fā)生器而產(chǎn)生的數(shù)據(jù)值；以及第一固定值檢查電路，指示何時從該de-MUX的第三輸出接收的任 一測試值不是第一邏輯值。
6. 如權(quán)利要求5所述的并行數(shù)據(jù)傳輸測試電路，還包括 每個輸入選擇器電路de-MUX還包括第四輸出，所述第四輸出提供響應(yīng)于第二固定值發(fā)生器而產(chǎn)生的數(shù)據(jù)值；以及第二固定值檢查電路，指示何時從該de-MUX的第四輸出接收的任 一測試值不是第二邏輯值。
7. 如權(quán)利要求6所述的并行數(shù)據(jù)傳輸測試電路，還包括 合格/不合格結(jié)果電路，邏輯組合來自該比特模式序列測試電路、第一固定值檢查電路和第二固定值檢查電路的測試結(jié)果輸出。
8. 如權(quán)利要求l所述的并行數(shù)據(jù)傳輸測試電路，其中 該邏輯電路包括至少一個輸入耦合至每個輸入邏輯調(diào)整電路的多輸入邏輯電路，該多輸入邏輯電路選自O(shè)R邏輯電路和NOR邏輯電路。
9. 如權(quán)利要求l所述的并行數(shù)據(jù)傳輸測試電路，其中 該比特模式序列測試電路包括偽隨機比特序列檢查電路。
10. 如權(quán)利要求l所述的并行數(shù)據(jù)傳輸測試電路，其中 該接收器部分形成于集成電路的基板內(nèi)。
11. 一種并行數(shù)據(jù)傳輸測試電路，包括 接收器部分，包含多個數(shù)據(jù)輸入，每個數(shù)據(jù)輸入耦合至相應(yīng)的邏輯一致性電 路，每個邏輯一致性電路包括耦合于相應(yīng)數(shù)據(jù)輸入和開關(guān)電路之間 的翻轉(zhuǎn)路徑和非翻轉(zhuǎn)路徑，該開關(guān)電路選擇性地將該翻轉(zhuǎn)路徑或非翻轉(zhuǎn)i 各徑耦合至選^r電^各輸出，以及邏輯電路，邏輯組合邏輯校正數(shù)據(jù)值以輸出相加測試數(shù)據(jù) 值序列；以及發(fā)送器部分，通過該并行數(shù)據(jù)傳輸線耦合至該接收器部分，該 發(fā)送器部分包括比特模式序列發(fā)生器電路與多個輸出選擇器電路， 該多個輸出選擇器電路選擇性地輸出測試數(shù)據(jù)值至并行數(shù)據(jù)傳輸線 中的相應(yīng) 一條數(shù)據(jù)傳輸線。
12. 如權(quán)利要求ll所述的并行數(shù)據(jù)傳輸測試電路，其中 每個輸出選擇器電路包括輸出MUX。
13. 如權(quán)利要求12所述的并行數(shù)據(jù)傳輸測試電路，其中 每個輸出MUX包括耦合成接收由測試序列發(fā)生器產(chǎn)生的測試值序列的至少第 一輸入，以及耦合成接收由測試序列發(fā)生器產(chǎn)生的該測試值 序列翻轉(zhuǎn)的至少第二輸入。
14. 如權(quán)利要求13所述的并行數(shù)據(jù)傳輸測試電路，其中該測試序列發(fā)生器為偽隨機比特序列發(fā)生器。
15. 如權(quán)利要求13所述的并行數(shù)據(jù)傳輸測試電路，其中每個輸出MUX還包括至少第三輸入和第四輸入，所述第三輸入耦合 至產(chǎn)生具有第一邏輯值的數(shù)據(jù)值的第一固定值發(fā)生器，以及所述第四輸 入耦合至產(chǎn)生具有第二邏輯值的數(shù)據(jù)值的第二固定值發(fā)生器。
16. 如權(quán)利要求13所述的并行數(shù)據(jù)傳輸測試電路，其中 該接收器部分形成于第一集成電路的基板內(nèi)；以及 該發(fā)送器部分形成于不同于該第一集成電路的第二集成電路的基板內(nèi)。
17. 如權(quán)利要求13所述的并行數(shù)據(jù)傳輸測試電路，其中 該第一集成電路包括內(nèi)容可尋址存儲器器件。
18. —種測試并行數(shù)據(jù)傳輸系統(tǒng)的方法，包括步驟 接收并行傳輸線上的序列并行測試數(shù)據(jù)，至少一條傳輸線接收測數(shù)據(jù)序列，且至少另 一條傳輸線接收該測試數(shù)據(jù)序列的翻轉(zhuǎn)；通過將該至少另一條傳輸線上接收到的數(shù)據(jù)值翻轉(zhuǎn)來邏輯校正并行測試數(shù)據(jù)，所述至少另一條傳輸線接收該測試數(shù)據(jù)序列的翻轉(zhuǎn)；以及 邏輯組合該邏輯校正并行測試數(shù)據(jù)以產(chǎn)生組合數(shù)據(jù)值序列。
19. 如權(quán)利要求18所述的方法，其中邏輯校正并行測試數(shù)據(jù)包括，根據(jù)輸入選擇信號選擇性地將接收的 測試數(shù)據(jù)耦合至非翻轉(zhuǎn)數(shù)據(jù)路徑或翻轉(zhuǎn)數(shù)據(jù)路徑。
20. 如權(quán)利要求18所述的方法，還包括生模式檢查結(jié)果。' 、'' B '
全文摘要
一種并行數(shù)據(jù)傳輸測試系統(tǒng)可以包括具有輸入選擇器電路(104-0至104-N)的接收器部分(100)，該輸入選擇器電路將接收的測試數(shù)據(jù)提供至邏輯調(diào)整電路(106-0至106-N)，該邏輯調(diào)整電路“邏輯校正”多個輸入測試值以除去故意引入的相互之間的邏輯差異(例如，翻轉(zhuǎn))。結(jié)果組合電路(108)可以邏輯組合輸出數(shù)據(jù)值并提供結(jié)果序列至模式序列測試電路(110)。
文檔編號G06F11/00GK101213520SQ200680024385
公開日2008年7月2日 申請日期2006年5月4日 優(yōu)先權(quán)日2005年5月5日
發(fā)明者E·瓦德拉馬尼, G·P·克里什南, T·S·蒙代 申請人:賽普雷斯半導(dǎo)體公司