專利名稱：算術處理裝置和使用算術處理裝置的電子設備的制作方法
技術領域：
本發(fā)明涉及一種其上安裝有包括多個組(set)的聯(lián)合高速緩存 存儲器的算術處理裝置，特別是，涉及一種能夠在操作期間根據(jù)操 作條件改變預定組的算術處理裝置。
背景技術：
以目前CPU (中央處理單元)為代表的幾乎所有的算術處理裝置 具有被稱為存儲程序系統(tǒng)的體系結(jié)構(gòu)。在存儲程序系統(tǒng)中，由CPU 處理的指令和該處理所需的數(shù)據(jù)存儲在存儲器中。通過CPU進行的 處理通過順序讀出存儲器中的數(shù)據(jù)而繼續(xù)進行。因此，在其上安裝 有CPU的系統(tǒng)中，存儲器存取速度對于確定整個系統(tǒng)的性能是非常 重要的。這就是為什么高速緩存存儲器安裝在許多CPU上的原因。高速緩存存儲器是一種高速度存儲器，用于復制其中數(shù)據(jù)以低速 寫入/讀出的主存儲器(外部存儲器)的內(nèi)容的一部分，以便存儲它。注意，CPU所需的數(shù)據(jù)處于高速緩存存儲器中的情形被稱為高速緩存 命中(cache hit)。另一方面，CPU所需的數(shù)據(jù)沒有處于高速緩存 存儲器中的情形被稱為高速緩存未中(cache miss)。非專利文獻1 涉及關于這種高速緩存存儲器的性能的信息。在高速緩存未中的情況下，低速主存儲器被存取。因此，高速緩 存命中可能性(高速緩存命中率)越高，即高速緩存未中可能性(高 速緩存未中率)越低，則CPU可以越快地執(zhí)行處理。也就是說，在 其上安裝有CPU的系統(tǒng)中，可以改善整個系統(tǒng)的性能。[非專利文獻 1〗 J. Hennessy and D. Patterson, "Computer Architecture", Nikkei Business Publications. Inc， pp. 418—419。發(fā)明內(nèi)容通常，高速緩存存儲器越大，則高速緩存未中發(fā)生越少。因此， CPU的更快處理可以通過增加高速緩存存儲器的容量來實現(xiàn)。然而， 在CPU中，高速緩存存儲器是最高功耗塊之一。因此，在通過增加 容量改善CPU的處理速度的同時，也需要實現(xiàn)高速緩存存儲器中的低功耗。CPU的高速緩存存儲器包括用于存儲關于從主存儲器復制的內(nèi) 容的一部分或整個初始地址的標記存儲器(tag memory)，和用于 復制存儲在該地址中的內(nèi)容的數(shù)據(jù)存儲器。當讀出高速緩存存儲器 時，該地址與存儲在標記存儲器中的數(shù)據(jù)(標記數(shù)據(jù))進行比較， 并且同時，讀出復制的數(shù)據(jù)(復制數(shù)據(jù))。這里，地址對應于標記 數(shù)據(jù)的情形稱為高速緩存命中，并且讀取的復制數(shù)據(jù)用于CPU的處 理。另一方面，地址不對應于標記數(shù)據(jù)的情形稱為高速緩存未中， 并且讀取的復制數(shù)據(jù)不具有有效性；因此，處理CPU所需的數(shù)據(jù)需 要通過再次存取主存儲器來得到。作為典型的高速緩存存儲器結(jié)構(gòu)，列舉了全組聯(lián)合系統(tǒng)、直接映 射系統(tǒng)、n路組聯(lián)合系統(tǒng)等。下文，對每個系統(tǒng)進行簡要描述。根據(jù)全組聯(lián)合系統(tǒng)，初始地址的所有比特存儲在標記存儲器中。 當讀出高速緩存存儲器時，標記存儲器的所有行(入口 )中的標記 數(shù)據(jù)被讀出并且將每一個數(shù)據(jù)與地址相比較。在它們彼此對應的情 況下，有關入口中的復制數(shù)據(jù)具有有效性。盡管可以從主存儲器的 任何地址復制數(shù)據(jù)，但是比較電路根據(jù)高速緩存存儲器的容量變得 復雜。因此，該系統(tǒng)在少量入口的情況下，即在高速緩存存儲器具 有小容量的情況下，是有效的。根據(jù)直接映射系統(tǒng)，主存儲器的地址的一部分比特存儲在標記存 儲器中。通常，存儲地址的高位比特(high-order bit)。另外， 其中可以存儲數(shù)據(jù)的標記存儲器的入口由地址的低位比特(low-order bit ) 來表示。 當讀出高速緩存存儲器時，僅從由地址的低位 比特表示的標記存儲器的入口讀出的標記數(shù)據(jù)與該地址的高位比特 進行比較。在它們彼此對應的情況下，有關入口中的復制數(shù)據(jù)具有 有效性。盡管可以簡化比較電路，但是在其每一個具有相同低位比 特的地址被頻繁訪問的情況下，高速緩存命中率降低。也就是說， 該系統(tǒng)在CPU所需的數(shù)據(jù)具有局部性(locality)的情況下是有效 的，并且當執(zhí)行大規(guī)模程序時，該性能退化。根據(jù)n路組聯(lián)合系統(tǒng)，將標記存儲器和數(shù)據(jù)存儲器設置成一對， 并且形成n (通常是2、 4或8)對組。主存儲器的地址的一部分比 特存儲在包括在任何組中的標記存儲器中。通常，存儲地址的高位 比特。另外，其中可以存儲數(shù)據(jù)的標記存儲器的入口由地址的低位 比特來表示。當讀出高速緩存存儲器時，僅從由地址的低位比特表 示的每個標記存儲器的入口讀出的標記數(shù)據(jù)與所有組的每個標記存儲器的地址的高位比特進行比較。在它們彼此對應的情況下，有關 組的入口中的復制數(shù)據(jù)具有有效性。盡管比較電路變得稍微復雜， 但是即使在其每 一 個具有相同低位比特的地址被頻繁訪問的情況 下，高速緩存命中率也沒有降低。這里，對通常用作高性能CPU的高速緩存存儲器的n路組聯(lián)合高 速緩存存儲器進行詳細描述。注意，為了簡單起見，對2組聯(lián)合高 速緩存存儲器進行了概述。高速緩存存儲器的結(jié)構(gòu)在圖1中示出。這里，高速緩存存儲器 101包括第一組102、第二組103、標記比較電路104、和數(shù)據(jù)選擇 電路105。第一組102包括第一標記存儲器106和第一數(shù)據(jù)存儲器 107。第二組103包括第二標記存儲器108和第二數(shù)據(jù)存儲器109。 標記比較電路104包括第一比較電路110和第二比較電路111。這里，在高速緩存存儲器中，存儲主存儲器中的內(nèi)容的一部分的 復制。也就是說，關于主存儲器的特定地址中的內(nèi)容，該地址的高 位比特存儲在第一標記存儲器106和第二標記存儲器108的入口的 任何一個中，其由該地址的低位比特表示。另外，在地址的高位比特存儲在第一標記存儲器106中的情況下 以及在其存儲在第二標記存儲器108中的情況下，主存儲器的地址 的內(nèi)容(復制數(shù)據(jù))分別存儲在由第一數(shù)據(jù)存儲器107的地址的低 位比特表示的入口和由第二數(shù)據(jù)存儲器109的地址的低位比特表示 的入口中。對高速緩存存儲器的操作進行描述。首先，高速緩存存儲器接收 主存儲器的地址112，其中存儲了接下來為CPU所需的數(shù)據(jù)。其次，將地址112的高位比特(地址高位比特)113發(fā)送到標記 比較電路104,并且將地址112的低位比特(地址低位比特)114發(fā) 送到第一組102和第二組103。在第一組102中，解碼地址^氐位比特 114，并且輸出分別存儲在第一標記存儲器106的入口和第二數(shù)據(jù)存 儲器107的入口中的第一標記數(shù)據(jù)115和第一復制數(shù)據(jù)116。類似
地，第二標記數(shù)據(jù)117和第二復制數(shù)據(jù)118從第二組103輸出。第三，在第一比較電路110中，將地址高位比特113與第一標記 數(shù)據(jù)115進行比較，以便輸出第一標記命中信號119。這里，在它們 彼此對應的情況下，第一標記信號119被設置為"1"，并且在 它們彼此不對應的情況下，其被設置為"0"。類似地，在第二比較 電路111中，將地址高位比特113與第二標記數(shù)據(jù)117進行比較以 便輸出第二標記命中信號120。最后，在數(shù)據(jù)選擇電路105中，在第一標記命中信號119為"1" 的情況下，第一復制數(shù)據(jù)116被輸出為高速緩存數(shù)據(jù)121，并且在第 二標記命中信號120為"1"的情況下，第二復制數(shù)據(jù)118被輸出為 高速緩存數(shù)據(jù)121。另外，輸出高速緩存命中信號122，其在第一標 記命中信號119或第二標記命中信號120為"1"的情況下被設置為 1 "在高速緩存命中信號122為"1"的情況下，CPU可以使用高速 緩存數(shù)據(jù)121作為有效數(shù)據(jù)，其與主存儲器的地址112中存儲的內(nèi) 容相同。另一方面，在高速緩存命中信號122為"0"的情況下，其 意味著高速緩存未中，必需的數(shù)據(jù)需要通過存取主存儲器獲得。在2路組聯(lián)合高速緩存存儲器的情況下，第一復制數(shù)據(jù)116和第 二復制數(shù)據(jù)118中的至少一個沒有被一貫使用。即，讀出數(shù)據(jù)所需 的電流不變地浪費為未用功耗。在n路組聯(lián)合高速緩存存儲器中， 隨著組數(shù)目的增加，處理性能改善；然而，浪費的功耗也增加。鑒于上述問題，本發(fā)明提供一種高性能和低功耗的算術處理裝 置，其上通過根據(jù)操作條件動態(tài)地改變操作組安裝了 n路組聯(lián)合高 速緩存存儲器。在本發(fā)明中，該算術處理裝置包括CPU和DSP (數(shù)字 信號處理器)。本說明書中公開的本發(fā)明的結(jié)構(gòu)是一種其上安裝有聯(lián)合高速緩 存存儲器的算術處理裝置。該高速緩存存儲器包括至少一個組。每 個組包括數(shù)據(jù)存儲器和標記存儲器，并且具有用于在操作狀態(tài)和休 眠狀態(tài)(resting state)之間轉(zhuǎn)變的裝置。該算術處理裝置具有用于計算對高速緩存存儲器存取的數(shù)目、高速緩存命中的數(shù)目、每個 組中的標記命中的數(shù)目、和通過以任意周期中的存取數(shù)目除高速緩 存命中的數(shù)目獲得的高速緩存命中率的裝置。
根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于根據(jù)高速緩存命中 率和任意組的命中率的標準值之間的比較結(jié)果將在操作狀態(tài)的數(shù)據(jù) 存儲器或標記存儲器轉(zhuǎn)變到休眠狀態(tài)的裝置。注意，在本說明書中， 轉(zhuǎn)變包括可逆改變。特別地，該轉(zhuǎn)變包括從休眠狀態(tài)到操作狀態(tài)的 改變以及從操作狀態(tài)到休眠狀態(tài)的改變。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于根據(jù)高速緩 存命中率和任意組的命中率的標準值之間的比較結(jié)果將在休眠狀態(tài)的數(shù)據(jù)存儲器或標記存儲器轉(zhuǎn)變到操作狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于按照(per) 由任意組的周期的標準值指示的周期將在操作狀態(tài)的至少其中一個 組轉(zhuǎn)變到休眠狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于按照由任意 組的周期的標準值指示的周期將在操作狀態(tài)的具有最少數(shù)目的標記 命中的組轉(zhuǎn)變到休眠狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于按照由任意 組的周期的標準值指示的周期將在休眠狀態(tài)的至少其中一個組轉(zhuǎn)變 到操作狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于根據(jù)高速緩 存命中率和任意組的命中率的標準值之間的比較結(jié)果將在操作狀態(tài)的具有最少數(shù)目的標記命中的組轉(zhuǎn)變到休眠狀態(tài)的裝置。根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于根據(jù)高速緩存命中 率和任意組的命中率的標準值之間的比較結(jié)果將在操作狀態(tài)的至少 一個組轉(zhuǎn)變到休眠狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置可以具有用于根據(jù)高速緩 存命中率和任意組的命中率的標準值之間的比較結(jié)果將在休眠狀態(tài)的至少一個組轉(zhuǎn)變到操作狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置合乎需要地具有用于在將 在操作狀態(tài)的組轉(zhuǎn)變到休眠狀態(tài)的操作之后再次根據(jù)高速緩存命中 率和任意組的命中率的標準值之間的比較結(jié)果將在操作中被轉(zhuǎn)變在 休眠狀態(tài)的組轉(zhuǎn)變到操作狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置合乎需要地具有用于在將 在休眠狀態(tài)的組轉(zhuǎn)變到操作狀態(tài)的操作之后再次根據(jù)高速緩存命中率和任意組的命中率的標準值之間的比較結(jié)果將在操作中被轉(zhuǎn)變在 操作狀態(tài)的組轉(zhuǎn)變到休眠狀態(tài)的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置合乎需要地具有用于借助的組轉(zhuǎn)變到操作狀態(tài)的操作的裝置。 ' 、 ，' '另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置合乎需要地具有用于借助 安裝在該算術處理裝置上的控制電路和該算術處理裝置的指令來控變到操作狀態(tài)的操作的裝置。另外，根據(jù)上述結(jié)構(gòu)，該算術處理裝置合乎需要地具有用于在操 作中改變周期的標準值和命中率的標準值的裝置。另外，根據(jù)上述結(jié)構(gòu)，期望該算術處理裝置具有用于確定適于將 要被操作的每個程序的周期的標準值和命中率的標準值的裝置，并 且在從下一次執(zhí)行程序的過程中使用適于每個程序的值作為標準值。注意，作為用于在操作狀態(tài)和休眠狀態(tài)之間轉(zhuǎn)變的裝置，例如， 列舉了包括計算電路的組控制電路，需求確定電路，寄存器等。更 具體地，在操作狀態(tài)和休眠狀態(tài)之間的轉(zhuǎn)變能夠借助來自組控制電路的組控制信號來執(zhí)行。另外，該算術處理裝置改寫寄存器的值； 由此周期的標準值和命令率的標準值被改變。優(yōu)選使用適于每個程 序的標準值。另外，根據(jù)上述結(jié)構(gòu)，休眠狀態(tài)可以是其中沒有執(zhí)行預充電操作 的狀態(tài)，該預充電操作在存儲在數(shù)據(jù)存儲器和標記存儲器中的數(shù)據(jù) 被讀出時被執(zhí)行?；蛘撸菝郀顟B(tài)可以是其中電源電壓沒有被提供 給數(shù)據(jù)存儲器和標記存儲器的狀態(tài)。另外，根據(jù)上述結(jié)構(gòu)，算術處理裝置由薄膜晶體管形成，該薄膜 晶體管使用形成在具有絕緣表面的襯底上方的半導體薄膜作為有源 層。具有絕緣表面的襯底可以是玻璃襯底、石英襯底、塑料襯底、 和SOI襯底中的任何一種。另外，上述結(jié)構(gòu)的CPU被有效地并入電子設備中。借助本發(fā)明，在聯(lián)合高速緩存存儲器中，對改善算術處理裝置的 處理性能沒有貢獻的高速緩存存儲區(qū)域根據(jù)由該算術處理裝置執(zhí)行的程序來觀察(observe);因此，這種高速緩存存儲區(qū)域可以在休 眠狀態(tài)中被適當?shù)貏討B(tài)改變。即，由從高速緩存存儲器讀出數(shù)據(jù)浪 費地消耗的功率可以降低，同時保持算術處理裝置的處理性能。通 過安裝這種聯(lián)合高速緩存存儲器，可以提供高性能和低功耗的CPU。 將參考附圖，借助實施例模式和實施例來全面描述本發(fā)明。注 意，本發(fā)明可以以多種不同的模式實施。應當理解，多種變化和修 改對于本領域技術人員來說是顯而易見的。因此，除非這些變化和修改脫離了本發(fā)明的范圍，否則它們應當被解釋為包括在其中。注意，對于實施例模式和實施例的描述，相同部分和在結(jié)構(gòu)方面 具有類似功能的部分可以用相同的參考數(shù)字來表示，以便省略重復 描述。


圖1是一般聯(lián)合高速緩存存儲器的視圖。 圖2是本發(fā)明的算術處理裝置的視圖。圖3是安裝在本發(fā)明的算術處理裝置上的聯(lián)合高速緩存存儲器 的視圖。圖4A到4G是應用本發(fā)明的算術處理裝置的電子設備的視圖。 圖5是安裝在本發(fā)明的算術處理裝置上的控制電路中的算法的 流程圖1。圖6是安裝在本發(fā)明的算術處理裝置上的控制電路中的算法的 流程圖2。圖7是使用本發(fā)明的算術處理裝置的系統(tǒng)的結(jié)構(gòu)。
具體實施方式
下文將參考圖2和3描述本發(fā)明的實施例模式。 根據(jù)圖2， CPU 201包括高速緩存存儲器202、控制部分203、和 計算部分204?？刂撇糠?03包括組控制電路205。組控制電路205 包括計算電路206、需求確定電路207、寄存器208等。相對于從控 制部分203發(fā)出的地址II2,高速緩存存儲器202輸出命中信號209 以及高速緩存數(shù)據(jù)121。高速緩存存儲器202中的控制使用作為來自 控制部分203的輸出信號的組控制信號210執(zhí)行。 例如，諸如圖1的結(jié)構(gòu)可以應用于高速緩存存儲器202。應當注 意，至操作/休眠狀態(tài)的轉(zhuǎn)變可以按照組(per set)借助來自組控 制電路205的組控制信號210實現(xiàn)。即，圖3示出作為圖1的結(jié)構(gòu) 的結(jié)構(gòu)，對其添加了用于按照組轉(zhuǎn)變到操作/休眠狀態(tài)的裝置。根據(jù)圖3，在將要轉(zhuǎn)變到休眠狀態(tài)的組(休眠組)中的標記存儲 器和數(shù)據(jù)存儲器的操作通過組控制信號210停止。特別地，使從/至 標記存儲器和數(shù)據(jù)存儲器的寫入信號和讀取信號變得無效。通常， 數(shù)據(jù)信號線需要被預充電以讀出存儲器。存儲器的大部分功率被該 預充電消耗。因此，通過使讀取信號變得無效，每個組中的功耗相 當大地降低。另外，通過斷開提供給每個組的電源電壓，可以進一 步降低功耗。另外，用于休眠組的標記比較電路104通過組控制信號210被有 效地變得無效。特別地，例如，標記命中信號總是"0"。因此，并 不關心在數(shù)據(jù)選擇電路105中偶然地選擇休眠組的數(shù)據(jù)。注意，第 一標記命中信號119、第二標記命中信號120、和高速緩存命中信號 122對應于命中信號209。圖2中的組控制電路205包括計算高速緩存命中率等的計算電路 206、需求確定電路207、和寄存器208。計算電路206可以計算對高速緩存存儲器存取的數(shù)目、高速緩存 命中的數(shù)目、每個組的標記命中的數(shù)目等等。高速緩存命中率可以 通過以存取數(shù)目除高速緩存命中的數(shù)目來計算。另外，每個組的標 記命中率可以通過以存取數(shù)目除每個組的標記命中的數(shù)目來計算。需求確定電路207借助預定算法根據(jù)高速緩存命中率等確定將 要轉(zhuǎn)變到休眠/操作狀態(tài)的組。用于由高速緩存命中率確定每個組的 狀態(tài)的算法對于確定其上安裝有高速緩存存儲器的本發(fā)明的CPU的 性能非常重要。根據(jù)本發(fā)明的CPU的具體應用可以考慮多種系統(tǒng)。寄存器208用于諸如計算電路206中計算要求的設置以及需求確 定電路207中參數(shù)的設置的應用。通過采用上述模式，可以提供高性能和低功耗的CPU，其上安裝 有能夠根據(jù)操作條件選擇最適當?shù)男阅芎凸牡母咚倬彺娲鎯ζ?。另外，該實施例模式的CPU由薄膜晶體管形成，該薄膜晶體管使 用形成在具有絕緣表面的襯底上方的半導體薄膜作為有源層，以便
以低成本提供重量更輕的、高性能和低功耗的CPU，所述具有絕緣表面的襯底是例如玻璃襯底、石英襯底、或塑料襯底。另外，使用該實施例模式的CPU形成電子設備以便以低成本提供重量更輕的、高性能和低功耗的電子設備。 [實施例1]在該實施例中，關于本發(fā)明的其上安裝有高速緩存存儲器的CPU，對用于由高速緩存命中率確定每個組的狀態(tài)的算法進行描述，對于其在實施例模式中省略了具體描述。在該實施例中根據(jù)圖5所示的流程圖對算法進行描述。計算存取 次數(shù)的高速緩存命中率，所述次數(shù)是任意數(shù)(高速緩存命中率計算 501)。在將高速緩存命中率和預先作為需求設置的b。/。進行比較(需 求確定502 )并且根據(jù)結(jié)果將任意組從操作狀態(tài)轉(zhuǎn)變到休眠狀態(tài)(用 于停止組的過程503 )之后，任意周期中的高速緩存命中率被計算(高 速緩存命中率計算504 )并且被設置為c%。通過比較高速緩存命中 率c。/。和預先作為需求設置的b% (需求確定505 )，根據(jù)結(jié)果確定 是否將狀態(tài)恢復到轉(zhuǎn)變之前的狀態(tài)(用于恢復組的過程506 )。該算 法對應于確定組的數(shù)目同時測試是否可以以較少數(shù)目的組維持高速 緩存命中率。通過將組的數(shù)目設置得更小，可以降低半導體器件中 的功耗。注意，這里描述的算法可以用軟件(程序)或硬件執(zhí)行。下文，對用硬件執(zhí)行操作的情況進行描述。在多次存取的情況下 的高速緩存命中率在計算電路中被計算，以便被存儲在寄存器中。 高速緩存命中率和預先作為需求設置的b%由需求確定電路進行比 較，并且根據(jù)結(jié)果通過改變組控制信號，將任意組從操作狀態(tài)轉(zhuǎn)變 到休眠狀態(tài)。其后，在任意周期中的高速緩存命中率在計算電路中 被計算并且被設置為c%。通過由需求確定電路比較高速緩存命中率 c。/。和預先作為需求設置的b%，確定是否將狀態(tài)恢復到轉(zhuǎn)變之前的 狀態(tài)。由此，可以降低半導體器件中的功耗。這里，根據(jù)對將任意組轉(zhuǎn)變到休眠狀態(tài)的需求，有效的是當高速 緩存存儲器非常有效地起作用時，將高速緩存命中率設置為b。/?；蚋?大。該高速緩存命中率對應于程序大小非常小的情形，并且所有程 序可以從主存儲器復制到高速緩存存儲器。另外，根據(jù)對將任意組轉(zhuǎn)變到休眠狀態(tài)的需求，當高速緩存存儲器幾乎不起作用時，將高速緩存命中率有效地設置為b。/。和更小。該 高速緩存命中率對應于程序大小為小的情形，但是將要被處理的數(shù) 據(jù)散布(dot)在主存儲器上。在這種情況下，如果程序被復制到高 速緩存存儲器，則認為CPU的處理速度幾乎沒有變化。注意，上述兩種需求被有效地結(jié)合以便降低功耗，因為可以更完 善地確定是否將狀態(tài)轉(zhuǎn)變到休眠狀態(tài)。在該實施例的算法中，盡管參數(shù)a、 b和c可以被設置為固定值， 但是期望當觀察高速緩存命中率時它們被適當?shù)馗?。這是因為最 適當?shù)臉藴手等Q于在CPU中實際執(zhí)行的程序。注意，這些值的更 新通過由CPU改寫寄存器的值來執(zhí)行。另外，存儲一次執(zhí)行的程序的最適當?shù)腶、 b和c，并且當下一 次執(zhí)行該程序時，特別地，在CPU用于可以執(zhí)行多種程序的諸如個 人計算機的系統(tǒng)的情況下，可以有效地給它們設置值。注意，圖2 中的寄存器208有效地用于存儲參數(shù)a、 b和c。另外，計算在任意數(shù)目的a，次存取的情況下每一組的標記命中 率(標記命中率計算507 ),并且確定將轉(zhuǎn)變到休眠狀態(tài)的組；因此， 啟動更適當?shù)目刂啤？紤]在低標記命中率組停止之前和之后高速緩 存命中率稍微降低。因此，可以有效地控制休眠組。因此，可以更完善地降低功耗。通過采用上述結(jié)構(gòu)，可以提供高性能和低功耗的CPU，其上安裝 有能夠根據(jù)操作條件選擇最適當?shù)男阅芎凸牡母咚倬彺娲鎯ζ?。注意，該實施例的CPU由薄膜晶體管形成，該薄膜晶體管使用形 成在具有絕緣表面的襯底上方的半導體薄膜作為有源層，以便以低 成本提供重量更輕的、高性能和低功耗的CPU，所述具有絕緣表面的 襯底是例如玻璃襯底、石英襯底、或塑料襯底。另外，使用該實施例的CPU形成電子設備以便以低成本提供重量 更輕的、高性能和低功耗的電子設備。該實施例可以通過與用于實施本發(fā)明的最佳模式自由組合來實施。[實施例2]在該實施例中，關于其上安裝有高速緩存存儲器的本發(fā)明的 CPU，對不同于用于由實施例1的高速緩存命中率確定休眠組的算法的算法進行描述。參考圖6的流程圖對該實施例的算法進行描述。計算d秒的適當 時間周期(時間計算601),任意組從操作狀態(tài)轉(zhuǎn)變到休眠狀態(tài)(用 于停止組的過程602 )，然后計算高速緩存命中率(高速緩存命中率 計算603 )。將高速緩存未中率與預先作為需求設置的e。/。進行比較 (需求確定604 )，并且根據(jù)結(jié)果確定是否將狀態(tài)恢復到轉(zhuǎn)變之前的 狀態(tài)(用于恢復組的過程605 )。該算法對應于有規(guī)則地探查高速緩 存存儲器大小和其有效性，并且測試是否可以甚至以較少數(shù)目的組 維持高速緩存命中率。通過將組的數(shù)目設置得更小，可以降低半導 體器件的功耗。注意，這里描述的算法可以用軟件(程序)或硬件 來執(zhí)行。下文，對用硬件執(zhí)行操作的情況進行描述。d秒的周期在計算電 路中被計算，并且通過改變組控制信號將任意組從操作狀態(tài)轉(zhuǎn)變到 休眠狀態(tài)。其后，高速緩存命中率在計算電路中被計算以便存儲在 寄存器中。然后，由需求確定電路對高速緩存未中率與預先作為需 求設置的e。/。進行比較，并且根據(jù)結(jié)果確定是否將狀態(tài)恢復到轉(zhuǎn)變之 前的狀態(tài)。在該實施例的算法中，盡管參數(shù)d和e可以被設置為固定值，但 是優(yōu)選當觀察高速緩存命中率時它們被適當?shù)馗?。這是因為最適 當?shù)臉藴手等Q于在CPU中實際執(zhí)行的程序。注意，這些值通過由 CPU改寫寄存器的值被更新。另外，存儲一次執(zhí)行的程序的最適當?shù)膁和e，并且當下一次執(zhí) 行該程序時，特別地，在CPU用于可以執(zhí)行多種程序的諸如個人計 算機的系統(tǒng)的情況下，可以有效地給它們設置值。注意，圖2中的 寄存器208在存儲參數(shù)d和e的過程中是有效的。另外，計算在d秒的任意周期的存取的情況下每一組的標記命中 率(標記命中率計算606 )，并且確定將轉(zhuǎn)變到休眠狀態(tài)的組；因此， 啟動更適當?shù)目刂?。考慮在低標記命中率組停止之前和之后高速緩 存命中率稍孩支降4氐。因此，可以有效地控制休眠組。因此，可以更 完善地降低功耗。通過采用上述結(jié)構(gòu)，可以提供高性能和低功耗的CPU,其上安裝 有能夠根據(jù)操作條件選擇最適當?shù)男阅芎凸牡母咚倬彺娲鎯ζ鳌?注意，該實施例的CPU由薄膜晶體管形成，該薄膜晶體管使用形成在具有絕緣表面的村底上方的半導體薄膜作為有源層，以便以低成本提供重量更輕的、高性能和低功耗的CPU，所述具有絕緣表面的襯底是例如玻璃襯底、石英襯底、或塑料襯底。另外，使用該實施例的CPU形成電子設備以便以低成本提供重量更輕的、高性能和低功耗的電子設備。該實施例可以通過與用于實施本發(fā)明的最佳模式以及實施例1 自由組合來實施。[實施例3]在該實施例中，對作為使用本發(fā)明的CPU的系統(tǒng)的個人計算機進 行描述。圖7示出了個人計算機的結(jié)構(gòu)。在圖7中，CPU 702、北橋(NB) 703、南橋(SB) 704、 SDRAM 705和圖像處理電路706安裝在母板 701上。在SB 704上，安裝石更盤控制器707、柔性盤盒控制器708、 鼠標控制器709和鍵盤控制器710。圖像處理電路706、硬盤控制器 707、柔性盤盒控制器708、鼠標714、和鍵盤715分別控制顯示器 711、硬盤712、柔性盒713、鼠標控制器709、和鍵盤控制器710。這里，NB 703是半導體器件，其中集成了用于以高速度將數(shù)據(jù) 傳遞到CPU 702以及從CPU 702傳遞數(shù)據(jù)的半導體器件的控制器電 路，例如SDRAM 705和圖像處理電路706。另外，SB 704是半導體 器件，其中集成了用于以低速度將數(shù)據(jù)傳遞到CPU 702以及從CPU 702 傳遞數(shù)據(jù)的半導體器件的控制器電路。通過將本發(fā)明用于CPU 702，可以提供高性能和低功耗的系統(tǒng)。 另外，通過將本發(fā)明用于圖像處理電路706內(nèi)部的處理器，可以提 供高性能和低功耗的系統(tǒng)。該實施例可以通過與用于實施本發(fā)明的最佳模式以及實施例1 和2自由組合來實施。[實施例4]在該實施例中，參考圖4對通過使用本發(fā)明的CPU制造的電子設 備的實例進行描述。作為通過使用本發(fā)明制造的電子設備，有諸如攝像機和數(shù)字照相 機的攝影機、風鏡式顯示器(頭戴式顯示器)、導航系統(tǒng)、音頻再
現(xiàn)裝置(汽車音頻部件立體聲、音頻部件立體聲等)、個人計算機、 游戲機、便攜式信息終端(移動計算機、移動電話、移動游戲機、 電子書等)、具有記錄介質(zhì)的圖像再現(xiàn)裝置(特別是，用于再現(xiàn)諸如數(shù)字通用光盤(DVD)的記錄介質(zhì)并具有用于顯示再現(xiàn)的圖像的顯 示器的裝置)等。這些電子設備的具體實例示于圖4A到4G中。圖4A是顯示裝置，其包括外殼1401、支撐基底1402、和顯示部 分1403。本發(fā)明可以應用于顯示部分1403的控制器。通過使用本發(fā) 明，該顯示裝置的功耗可以降低。圖4B是攝像機，其包括機身1411、顯示部分1412、音頻輸入部 分1413、操作開關1414、電池1415、圖像接收部分1416等。本發(fā) 明可應用于機身1411內(nèi)部的CPU和顯示部分1412的控制器。通過 使用本發(fā)明，該攝像機可以在尺寸和重量上降低。圖4C是個人計算機，其包括機身1421、外殼1422、顯示部分 1423、鍵盤1424等。本發(fā)明可應用于顯示部分1423的控制器。另 外，本發(fā)明可應用于機身1421內(nèi)部的CPU。通過使用本發(fā)明，該個 人計算機的功耗可以降低。圖4D是便攜式信息終端，其包括機身1431、鐵筆(stylus )1432、 顯示部分1433、控制按鈕1434、外部接口 1435等。本發(fā)明可應用 于顯示部分1433的控制器。此外，本發(fā)明還可應用于機身1431內(nèi) 部的CPU。通過使用本發(fā)明，該便攜式信息終端的功耗可以降低。圖4E是音頻再現(xiàn)裝置。特別地，它是汽車音頻部件裝置，其包 括機身1441、顯示部分1442、控制開關1443、控制開關1444等。 本發(fā)明可應用于顯示部分1442的控制器。此外，本發(fā)明還可應用于 機身1441內(nèi)部的CPU。盡管這里給出汽車音頻部件作為實例，但是 本發(fā)明可應用于便攜式音頻部件裝置或家庭用的音頻部件裝置。通 過使用本發(fā)明，該音頻再現(xiàn)裝置的功耗可以降低。圖4F是數(shù)字照相機，其包括機身1451、顯示部分A 1452、目鏡 1453、控制開關1454、顯示部分B 1455、電池1456等。本發(fā)明可 應用于顯示部分A 1452和B 1455的每一個的控制器。此外，本發(fā) 明還可應用于機身1451內(nèi)部的CPU。通過使用本發(fā)明，該數(shù)字照相 才幾的功耗可以降^f氐。圖4G是移動電話，其包括機身1461、音頻輸出部分1462、音頻 輸入部分1463、顯示部分1464、操作開關1465、天線1466等。本 發(fā)明可應用于顯示部分1464的控制器。此外，本發(fā)明還可應用于機 身1461內(nèi)部的CPU。通過使用本發(fā)明，該移動電話的功耗可以降低。這些電子設備中使用的半導體器件和顯示器件可以使用耐熱的 塑料襯底以及玻璃襯底。因此，這些電子設備在重量上可以降低。本發(fā)明并不限于上述電子設備并且可應用于使用在用于執(zhí)行本 發(fā)明的最佳模式以及實施例1到3中描述的算術處理裝置的多種電 子設備。
權利要求
1.一種算術處理裝置，包括高速緩存存儲器，其包括至少一個組，該至少一個組包括數(shù)據(jù)存儲器和標記存儲器；計算電路；和寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲器的高速緩存命中的數(shù)目、標記存儲器的標記命中的數(shù)目和通過以任意周期中的存取數(shù)目除高速緩存命中的數(shù)目獲得的高速緩存命中率；以及其中數(shù)據(jù)存儲器和標記存儲器之一的狀態(tài)借助寄存器轉(zhuǎn)變到操作狀態(tài)或休眠狀態(tài)。
2， 一種算術處理裝置，包括高速緩存存儲器，其包括至少一個組，該至少一個組包括數(shù)據(jù)存 儲器和標記存儲器； 計算電路；和 寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲 器的高速緩存命中的數(shù)目、標記存儲器的標記命中的數(shù)目和通過以 任意周期中的存取數(shù)目除高速緩存命中的數(shù)目獲得的高速緩存命中 率；以及其中根據(jù)高速緩存命中率和第一命中率的標準值之間的比較結(jié) 果，處于操作狀態(tài)的數(shù)據(jù)存儲器和標記存儲器之一借助寄存器轉(zhuǎn)變 到休眠狀態(tài)。
3. 根據(jù)權利要求2的算術處理裝置，其中第一命中率的標準值在算術處理裝置的操作中被改變。
4. 根據(jù)權利要求2的算術處理裝置，其中第一命中率的標準值按照由算術處理裝置執(zhí)行的程序被改變。
5. 根據(jù)權利要求2的算術處理裝置，其中根據(jù)在轉(zhuǎn)變到休眠狀態(tài)之后的高速緩存命中率和第二命中 率的標準值之間的比較結(jié)果，處于休眠狀態(tài)的數(shù)據(jù)存儲器和標記存儲器之一借助寄存器轉(zhuǎn)變到打開狀態(tài)。
6. 根據(jù)權利要求5的算術處理裝置，其中第二命中率的標準值在算術處理裝置的操作中被改變。
7. 根據(jù)權利要求5的算術處理裝置，其中第二命中率的標準值按照由算術處理裝置執(zhí)行的程序被改變。
8. —種算術處理裝置，包括高速緩存存儲器，其包括至少一個組，該至少一個組包括數(shù)據(jù)存 儲器和標記存儲器； 計算電路；和 寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲 器的高速緩存命中的數(shù)目、標記存儲器的標記命中的數(shù)目和通過以 任意周期中的存取數(shù)目除高速緩存命中的數(shù)目獲得的高速緩存命中 率；以及其中根據(jù)第一周期的標準值，處于操作狀態(tài)的數(shù)據(jù)存儲器和標記 存儲器之一借助寄存器轉(zhuǎn)變到休眠狀態(tài)。
9. 根據(jù)權利要求8的算術處理裝置，其中第一周期的標準值在算術處理裝置的操作中被改變。
10. 根據(jù)權利要求8的算術處理裝置，其中第一周期的標準值按照由算術處理裝置執(zhí)行的程序被改變。
11. 根據(jù)權利要求8的算術處理裝置，其中根據(jù)第二周期的標準值，處于休眠狀態(tài)的數(shù)據(jù)存儲器和標記 存儲器之一借助寄存器轉(zhuǎn)變到打開狀態(tài)。
12. 根據(jù)權利要求11的算術處理裝置， 其中第二周期的標準值在算術處理裝置的操作中被改變。
13. 根據(jù)權利要求11的算術處理裝置，其中第二周期的標準值按照由算術處理裝置執(zhí)行的程序被改變。
14. 根據(jù)權利要求1的算術處理裝置，其中根據(jù)算術處理裝置的指令控制數(shù)據(jù)存儲器和標記存儲器之一的狀態(tài)到操作狀態(tài)或休眠狀態(tài)的轉(zhuǎn)變。
15. 根據(jù)權利要求1的算術處理裝置，其中由控制電路操作并且根據(jù)算術處理裝置的指令控制數(shù)據(jù)存 儲器和標記存儲器之一的狀態(tài)到操作狀態(tài)或休眠狀態(tài)的轉(zhuǎn)變。
16. —種算術處理裝置，包括高速緩存存儲器，其包括多個組，每一個包括數(shù)據(jù)存儲器和標記 存儲器；計算電路；和 寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲 器的高速緩存命中的數(shù)目、該多個組中的至少一個組的標記存儲器 的標記命中的數(shù)目和通過以任意周期中的存取數(shù)目除高速緩存命中 的數(shù)目獲得的高速緩存命中率；以及其中該至少一個組的狀態(tài)借助寄存器轉(zhuǎn)變到操作狀態(tài)或休眠狀態(tài)。
17. —種算術處理裝置，包括高速緩存存儲器，其包括多個組，每一個包括數(shù)據(jù)存儲器和標記 存儲器；計算電路；和 寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲 器的高速緩存命中的數(shù)目、該多個組中的至少一個組的標記存儲器 的標記命中的數(shù)目和通過以任意周期中的存取數(shù)目除高速緩存命中 的數(shù)目獲得的高速緩存命中率；以及其中根據(jù)高速緩存命中率和第一命中率的標準值之間的比較結(jié) 果，處于操作狀態(tài)的該至少一個組借助寄存器轉(zhuǎn)變到休眠狀態(tài)。
18. 根據(jù)權利要求17的算術處理裝置，其中第一命中率的標準值在算術處理裝置的操作中被改變。
19. 根據(jù)權利要求17的算術處理裝置，其中第一命中率的標準值按照由算術處理裝置執(zhí)行的程序被改變。
20. 根據(jù)權利要求17的算術處理裝置，其中根據(jù)在轉(zhuǎn)變到休眠狀態(tài)之后的高速緩存命中率和第二命中 率的標準值之間的比較結(jié)果，處于休眠狀態(tài)的數(shù)據(jù)存儲器和標記存 儲器之一借助寄存器轉(zhuǎn)變到打開狀態(tài)。
21. 根據(jù)權利要求20的算術處理裝置， 其中第二命中率的標準值在算術處理裝置的操作中被改變。
22. 根據(jù)權利要求20的算術處理裝置，其中第二命中率的標準值按照由算術處理裝置執(zhí)行的程序被改變。
23. —種算術處理裝置，包括高速緩存存儲器，其包括多個組，每一個包括數(shù)據(jù)存儲器和標記 存儲器；計算電路；和 寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲 器的高速緩存命中的數(shù)目、該多個組中的至少一個組的標記存儲器 的標記命中的數(shù)目和通過以任意周期中的存取數(shù)目除高速緩存命中 的數(shù)目獲得的高速緩存命中率；以及其中根據(jù)第一周期的標準值，處于操作狀態(tài)的該至少一個組借助寄存器轉(zhuǎn)變到休眠狀態(tài)。
24. —種算術處理裝置，包括高速緩存存儲器，其包括多個組，每一個包括數(shù)據(jù)存儲器和標記 存儲器；計算電路；和 寄存器，其中計算電路計算對高速緩存存儲器存取的數(shù)目、高速緩存存儲 器的高速緩存命中的數(shù)目、該多個組中的至少一個組的標記存儲器 的標記命中的數(shù)目和通過以任意周期中的存取數(shù)目除高速緩存命中 的數(shù)目獲得的高速緩存命中率；以及其中根據(jù)第一周期的標準值，該多個組中的處于操作狀態(tài)的具有 最少數(shù)目的標記命中的組借助寄存器轉(zhuǎn)變到休眠狀態(tài)。
25. 根據(jù)權利要求23或24的算術處理裝置，其中第一周期的標準值在算術處理裝置的操作中被改變。
26. 根據(jù)權利要求23或24的算術處理裝置， 其中第一周期的標準值按照由算術處理裝置執(zhí)行的程序被改變。
27. 根據(jù)權利要求23或24的算術處理裝置， 其中根據(jù)第二周期的標準值，處于休眠狀態(tài)的該組借助寄存器轉(zhuǎn)變到操作狀態(tài)。
28. 根據(jù)權利要求27的算術處理裝置， 其中第二周期的標準值在算術處理裝置的操作中被改變。
29. 根據(jù)權利要求27的算術處理裝置，其中第二周期的標準值按照由算術處理裝置執(zhí)行的程序被改變。
30. 根據(jù)權利要求16的算術處理裝置，其中根據(jù)算術處理裝置的指令控制該組的狀態(tài)到操作狀態(tài)或休 眠狀態(tài)的轉(zhuǎn)變。
31. 根據(jù)權利要求16的算術處理裝置，其中由控制電路操作并且根據(jù)算術處理裝置的指令控制該組的狀態(tài)到操作狀態(tài)或休眠狀態(tài)的轉(zhuǎn)變。
32. 根據(jù)權利要求l、 2、 8、 16、 17、 23和24中的任何一項的 算術處理裝置，其中休眠狀態(tài)是其中當讀出存儲在數(shù)據(jù)存儲器和標記存儲器中 的數(shù)據(jù)時沒有執(zhí)行預充電操作的狀態(tài)。
33. 根據(jù)權利要求l、 2、 8、 16、 17、 23和24中的任何一項的 算術處理裝置，其中休眠狀態(tài)是其中沒有電源電壓提供給數(shù)據(jù)存儲器和標記存 儲器的狀態(tài)。
34. 才艮據(jù)權利要求l、 2、 8、 16、 17、 23和24中的^(壬何一項的 算術處理裝置，其中該算術處理裝置包括使用形成在具有絕緣表面的襯底上方 的半導體薄膜的薄膜晶體管。
35. —種使用才艮據(jù)權利要求1、 2、 8、 16、 17、 23和24中的任何一項的算術處理裝置的電子設備，其中該算術處理裝置應用于選自包括顯示裝置、攝影機、個人計算機、便攜式信息終端、音頻再現(xiàn)裝置、和移動電話的組中的至少 一種。
36. 根據(jù)權利要求2或8的算術處理裝置，其中根據(jù)算術處理裝置的指令控制數(shù)據(jù)存儲器和標記存儲器之 一到休眠狀態(tài)的轉(zhuǎn)變。
37. 根據(jù)權利要求2或8的算術處理裝置，其中由控制電路操作并且根據(jù)算術處理裝置的指令控制數(shù)據(jù)存 儲器和標記存儲器之一到休眠狀態(tài)的轉(zhuǎn)變。
38. 根據(jù)權利要求17、 23和24中的任何一項的算術處理裝置，其中根據(jù)算術處理裝置的指令控制該組的狀態(tài)到休眠狀態(tài)的轉(zhuǎn)變。
39. 根據(jù)權利要求1的算術處理裝置，其中由控制電路操作并且根據(jù)算術處理裝置的指令控制該組的 狀態(tài)到休眠狀態(tài)的轉(zhuǎn)變。
40. 根據(jù)權利要求34的算術處理裝置，其中具有絕緣表面的村底是玻璃襯底、石英襯底、塑料襯底、和 SOI襯底中的任何一種。
全文摘要
提供了一種并入高速緩存存儲器的CPU，其中同時實現(xiàn)了高處理速度和低功耗。提供了一種并入包括多個組的聯(lián)合高速緩存存儲器的CPU，其包括用于根據(jù)操作條件觀察對改善CPU的處理性能沒有貢獻的高速緩存存儲區(qū)域并且動態(tài)地改變這種高速緩存存儲區(qū)域至休眠狀態(tài)的裝置。通過采用這種結(jié)構(gòu)，可以提供高性能和低功耗的CPU。
文檔編號G06F12/08GK101151599SQ20068001037
公開日2008年3月26日 申請日期2006年3月24日 優(yōu)先權日2005年3月31日
發(fā)明者黑川義元 申請人:株式會社半導體能源研究所