專利名稱：可重構(gòu)半導(dǎo)體集成電路及其處理分配方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可重構(gòu)半導(dǎo)體集成電路及其處理分配方法。
背景技術(shù)：
近年來，隨著半導(dǎo)體集成度的上升，集成在LSI中的系統(tǒng)的規(guī)模越來越大，結(jié)構(gòu)越來越復(fù)雜，不僅使設(shè)計時間增長，而且使不能用軟件回避的設(shè)計上的不良情況的產(chǎn)生頻率增加。但是，另一方面，市場上卻要求更短的TAT化(Turn Around Time，縮短新產(chǎn)品的設(shè)計時間)和高品質(zhì)的設(shè)計。
于是，就有了用可重構(gòu)半導(dǎo)體集成電路來縮短設(shè)計時間和減少設(shè)計上的不良現(xiàn)象的產(chǎn)生頻度的技術(shù)。該可重構(gòu)半導(dǎo)體集成電路為代表近年來的FPGA(Field Programmable Gate Array)的程控邏輯器件，該程控邏輯器件為內(nèi)裝有多個邏輯單元，能夠通過改變各個邏輯單元的處理功能和各個邏輯單元之間的連接狀態(tài)來實現(xiàn)任意處理功能的集成電路，例如，如非專利文獻(xiàn)1所公開的。并且，由于可重構(gòu)半導(dǎo)體集成電路是通過將這樣的多個程控邏輯器件連接在一起完成，一旦作為一個完整的器件完成之后，以后只要通過軟件就能夠?qū)崿F(xiàn)如何分配執(zhí)行處理，因此不必對硬件和軟件都進(jìn)行設(shè)計，縮短了設(shè)計時間。并且，由于用軟件來實現(xiàn)全部的處理功能，因此具有即使萬一產(chǎn)生不良現(xiàn)象，僅通過修改軟件即可解決問題的優(yōu)點。
非專利文獻(xiàn)1編輯部；動的可重構(gòu)器件、其性能和實力、pp.19-29、Design Wave Magazine、2004年8月號 不過，即使是可重構(gòu)半導(dǎo)體集成電路，當(dāng)所具有的性能不能滿足所要求的處理量、或者性能過剩等時，也會產(chǎn)生要對可重構(gòu)半導(dǎo)體集成電路自身進(jìn)行重新設(shè)計的必要性。
此時，在以往的可重構(gòu)半導(dǎo)體集成電路中，當(dāng)產(chǎn)生了需要追加一個或多個程控邏輯器件時，不僅要對該新電路進(jìn)行設(shè)計，而且還要對已有電路進(jìn)行重新設(shè)計。即，在以往的可重構(gòu)半導(dǎo)體集成電路中，將時鐘信號從一個時鐘信號提供處分配給多個程控邏輯器件，為了使所有的程控邏輯器件同期工作，而在各個程控邏輯器件之間，將時鐘脈沖相位差限制、調(diào)整得較小。但是，當(dāng)在重新設(shè)計時將新電路向已有電路追加時，在連接且附加有該新程控邏輯器件的已有程控邏輯器件、和向其傳送數(shù)據(jù)信號的其它程控邏輯器件中，各自的負(fù)荷會產(chǎn)生變化。因此，即使對已有電路，也必須在整體上重新調(diào)整時鐘脈沖相位差，進(jìn)行重新設(shè)計。該缺點在刪除不需要的電路時也存在。所以，當(dāng)產(chǎn)生了要對可重構(gòu)半導(dǎo)體集成電路進(jìn)行重新設(shè)計時，在以往的情況下，不能有效地滿足縮短設(shè)計時間的要求。

發(fā)明內(nèi)容
本發(fā)明著眼于上述問題，其目的在于提供一種即使產(chǎn)生了要對可重構(gòu)半導(dǎo)體集成電路自身進(jìn)行重新設(shè)計的必要性，也不必改變已有電路，通過僅對新電路進(jìn)行設(shè)計、和刪除不要的電路部分就可完成整個重新設(shè)計的可重構(gòu)半導(dǎo)體集成電路，以及對該可重構(gòu)半導(dǎo)體集成電路有效地分配想實現(xiàn)的處理的處理分配方法。
為了達(dá)到上述目的，在本發(fā)明中，使構(gòu)成可重構(gòu)半導(dǎo)體集成電路的多個程控邏輯器件(邏輯單元組)之間的數(shù)據(jù)傳送的時機(jī)設(shè)計相互獨立。即，不是象以往那樣，將多個程控邏輯器件相互之間的時鐘脈沖相位差均設(shè)計得較小，而是采用在進(jìn)行數(shù)據(jù)的傳送和接收的兩個邏輯單元組之間積極地設(shè)計時鐘脈沖相位差，同時，在考慮到該時鐘脈沖相位差的情況下，來進(jìn)行數(shù)據(jù)的傳送和接收的結(jié)構(gòu)。
即，本發(fā)明的可重構(gòu)半導(dǎo)體集成電路為包括多個為構(gòu)成要素的邏輯單元的可重構(gòu)半導(dǎo)體集成電路，特征在于，該可重構(gòu)半導(dǎo)體集成電路包括多個具有至少一個上述邏輯單元的邏輯單元組。上述多個邏輯單元組的每一個邏輯單元組分別具有至少一個數(shù)據(jù)輸入端子、數(shù)據(jù)輸出端子、時鐘輸入端子及時鐘輸出端子。向上述多個邏輯單元組中的、k為任意自然數(shù)的第k+1個邏輯單元組所進(jìn)行的時鐘信號的提供是通過將第k個邏輯單元組的時鐘輸出端子連接到上述第k+1個邏輯單元組的時鐘輸入端子來實現(xiàn)的。將延時元件插入上述第k個邏輯單元組到上述第k+1個邏輯單元組的數(shù)據(jù)線中，以滿足上述第k+1個邏輯單元組的保持約束。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，將1為滿足1＜k的自然數(shù)的第1個邏輯單元組的數(shù)據(jù)輸出端子連接到第k個邏輯單元組的數(shù)據(jù)輸入端子上。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，將m為滿足m＞k的自然數(shù)的第m個邏輯單元組的數(shù)據(jù)輸出端子連接到第k個邏輯單元組的數(shù)據(jù)輸入端子上。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，對上述第m個邏輯單元組到上述第k個邏輯單元組的數(shù)據(jù)線，設(shè)置有傳送數(shù)據(jù)用的中繼電路。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸出端子側(cè)的第k個邏輯單元組內(nèi)。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸出端子側(cè)的第k個邏輯單元組、和為上述數(shù)據(jù)輸入端子側(cè)的第k+1個邏輯單元組之間的數(shù)據(jù)線內(nèi)。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸入端子側(cè)的第k+1個邏輯單元組內(nèi)。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸出端子側(cè)的第k個邏輯單元組內(nèi)、為上述數(shù)據(jù)輸出端子側(cè)的第k個邏輯單元組與為上述數(shù)據(jù)輸入端子側(cè)的第k+1個邏輯單元組之間的數(shù)據(jù)線內(nèi)、以及為上述數(shù)據(jù)輸入端子側(cè)的第k+1個邏輯單元組內(nèi)的至少一種中。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，對上述第k個邏輯單元組的時鐘輸出端子與上述第k+1個邏輯單元組的時鐘輸入端子之間的時鐘線，配置能夠選擇是否將時鐘信號提供給上述第k+1個邏輯單元組的邏輯門。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，上述多個邏輯單元組被排列成二次元矩陣狀。在上述二次元矩陣中，將配置在同一行的多個邏輯單元組的從時鐘脈沖源起算的延時時間設(shè)定為相等。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，上述多個邏輯單元組被排列成二次元矩陣狀。在上述二次元矩陣中，將配置在同一列的多個邏輯單元組的從時鐘脈沖源起算的延時時間設(shè)定為相等。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，將配置在從時鐘脈沖源起算的延時時間較長的位置的、已被同步化的邏輯單元組的個數(shù)，設(shè)定為多于配置在從時鐘脈沖源起算的延時時間較短的位置的、已被同步化的邏輯單元組的個數(shù)。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，上述多個邏輯單元組被排列為M、N是自然數(shù)的M×N二次元矩陣狀。在二次元矩陣中，當(dāng)向位于xy位置的邏輯單元組輸入時鐘信號時，將在二次元矩陣中位于ab位置的邏輯單元組中的、|x-a|+|y-b|的值相等的多個邏輯單元組的時鐘延時設(shè)定為相等的時鐘延時，x為1～M之間的任意自然數(shù)，y為1～N之間的任意自然數(shù)，a為a≠x且a≤M的自然數(shù)，b為b≠y且y＜b≤N的自然數(shù)。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，多個邏輯單元組被排列成三次元矩陣狀。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，上述各邏輯單元組相互之間的數(shù)據(jù)線的延時量是根據(jù)上述各邏輯單元組相互之間的時鐘線的延時量來決定的。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路中，向上述各邏輯單元組提供彼此延時不同的時鐘信號。
本發(fā)明的可重構(gòu)半導(dǎo)體集成電路的處理分配方法是對于可重構(gòu)半導(dǎo)體集成電路分配處理的方法，該可重構(gòu)半導(dǎo)體集成電路是包括多個至少具有一個邏輯單元的邏輯單元組；對于上述多個邏輯單元組中的、第k+1個邏輯單元組所進(jìn)行的時鐘信號的提供是通過將第k個邏輯單元組的時鐘輸出端子連接到上述第k+1個邏輯單元組的時鐘輸入端子來實現(xiàn)的；將延時元件插入上述第k個邏輯單元組到上述第k+1個邏輯單元組的數(shù)據(jù)線中，以滿足上述第k+1個邏輯單元組的保持約束，k為任意自然數(shù)的可重構(gòu)半導(dǎo)體集成電路。本發(fā)明的可重構(gòu)半導(dǎo)體集成電路的處理分配方法的特征在于，將構(gòu)成一個處理的兩個以上的任務(wù)按時序排列。將上述按時序排列的任務(wù)中的排列順序靠前的任務(wù)分配給接近于時鐘脈沖源的邏輯單元組。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，判斷是經(jīng)常工作的處理還是不經(jīng)常工作的處理，將經(jīng)常工作的處理分配給從時鐘脈沖源起算的延時時間較短的邏輯單元組，將不經(jīng)常工作的處理分配給從時鐘脈沖源起算的延時時間較長的邏輯單元組。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，當(dāng)將數(shù)據(jù)從時鐘脈沖源起算的延時時間較長的第一邏輯單元組傳送到從上述時鐘脈沖源起算的延時時間較短的第二邏輯單元組時，判斷上述第二邏輯單元組的建立時間是否在被保證的范圍內(nèi)，當(dāng)上述第二邏輯單元組的建立時間在被保證的范圍內(nèi)時，將處理分配給上述第一及第二邏輯單元組，以將數(shù)據(jù)從上述第一邏輯單元組直接傳送到上述第二邏輯單元組。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，在將數(shù)據(jù)從時鐘脈沖源起算的延時時間較長的第一邏輯單元組傳送到從上述時鐘脈沖源起算的延時時間較短的第二邏輯單元組時，判斷上述第二邏輯單元組的建立時間是否在被保證的范圍內(nèi)，當(dāng)上述第二邏輯單元組的建立時間不在被保證的范圍內(nèi)時，將處理分配給上述第一及第二邏輯單元組，以通過上述建立時間被保證的至少一個數(shù)據(jù)中繼用的邏輯單元組，將數(shù)據(jù)從上述第一邏輯單元組依次傳送到上述第二邏輯單元組。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，當(dāng)將數(shù)據(jù)從時鐘脈沖源起算的延時時間較長的第一邏輯單元組傳送到從上述時鐘脈沖源起算的延時時間較短的第二邏輯單元組時，判斷上述第二邏輯單元組的建立時間是否在被保證的范圍內(nèi)，當(dāng)上述第二邏輯單元組的建立時間不在被保證的范圍內(nèi)時，將處理分配給上述第一及第二邏輯單元組，以通過上述建立時間被保證的至少一個數(shù)據(jù)中繼電路，將數(shù)據(jù)從上述第一邏輯單元組依次傳送到上述第二邏輯單元組。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，選擇上述至少一個數(shù)據(jù)中繼用的邏輯單元組，以將從上述第一邏輯單元組到上述第二邏輯單元組的數(shù)據(jù)線的延時時間平分為多個。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，配置上述至少一個數(shù)據(jù)中繼電路，以將從上述第一邏輯單元組到上述第二邏輯單元組的數(shù)據(jù)線的延時時間平分為多個。
本發(fā)明的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，是對于可重構(gòu)半導(dǎo)體集成電路分配處理的方法，該可重構(gòu)半導(dǎo)體集成電路是包括多個具有至少一個邏輯單元的邏輯單元組；對于上述多個邏輯單元組中的第k+1個邏輯單元組所進(jìn)行的時鐘信號的提供是通過將第k個邏輯單元組的時鐘輸出端子連接到上述第k+1個邏輯單元組的時鐘輸入端子來實現(xiàn)的；將延時元件插入到從上述第k個邏輯單元組到上述第k+1個邏輯單元組的數(shù)據(jù)線中，以滿足上述第k+1個邏輯單元組的保持約束，k為任意自然數(shù)的可重構(gòu)半導(dǎo)體集成電路。本發(fā)明的可重構(gòu)半導(dǎo)體集成電路的處理分配方法的特征在于，檢索從時鐘脈沖源起算的時鐘延時時間較長的邏輯單元組到時鐘延時時間較短的邏輯單元組的數(shù)據(jù)傳送路徑即反饋路徑，將處理分配給上述時鐘延時時間較長的邏輯單元組，以使上述所檢索的反饋路徑的延時時間在規(guī)定范圍內(nèi)。
本發(fā)明的特征在于，在上述可重構(gòu)半導(dǎo)體集成電路的處理分配方法中，上述規(guī)定范圍為滿足接收數(shù)據(jù)的邏輯單元組的建立約束的延時時間范圍。
如上所述，在本發(fā)明中，由于當(dāng)從輸出時鐘信號的邏輯單元組(Logic Element Group)向接收時鐘信號進(jìn)行工作的邏輯單元組傳送數(shù)據(jù)時，接收時鐘信號進(jìn)行工作的邏輯單元組要比輸出時鐘信號的邏輯單元組遲所規(guī)定的時間才可接收到時鐘信號，因此滿足建立約束。并且，由于將延時元件插入到上述兩個邏輯單元組之間的數(shù)據(jù)線中，因此能夠滿足保持約束。所以，該兩個邏輯單元組從時機(jī)設(shè)計上來看是相互獨立的。這樣一來，當(dāng)產(chǎn)生要對可重構(gòu)半導(dǎo)體集成電路進(jìn)行重新設(shè)計時，只要從設(shè)計上將不需要的邏輯單元組去掉，或者在需要追加新的邏輯單元組時，對該新電路部分進(jìn)行設(shè)計，再將其連接到已有電路上，就可在不對整個電路的時鐘設(shè)計進(jìn)行改變的情況下，完成新的可重構(gòu)半導(dǎo)體集成電路。
(發(fā)明的效果) 如上所述，使用本發(fā)明，由于即使產(chǎn)生要對可重構(gòu)半導(dǎo)體集成電路進(jìn)行重新設(shè)計時，也不必改變包括已有電路的時鐘設(shè)計，因此能夠有效地縮短新的可重構(gòu)半導(dǎo)體集成電路的設(shè)計時間。
附圖的簡單說明

圖1為示出了本發(fā)明的第一實施例所涉及的可重構(gòu)半導(dǎo)體集成電路的結(jié)構(gòu)圖。
圖2為示出了同可重構(gòu)半導(dǎo)體集成電路的變形例的圖。
圖3為示出了向本發(fā)明的第一實施例所涉及的可重構(gòu)半導(dǎo)體集成電路分配處理時的基本流程圖。
圖4為示出了向同可重構(gòu)半導(dǎo)體集成電路分配處理時的其它基本流程圖。
圖5為示出了在同可重構(gòu)半導(dǎo)體集成電路中，能夠滿足建立約束時的數(shù)據(jù)線的反饋結(jié)構(gòu)圖。
圖6為示出了在同可重構(gòu)半導(dǎo)體集成電路中，不能滿足建立約束時的數(shù)據(jù)線的反饋結(jié)構(gòu)圖。
圖7為示出了本發(fā)明的第二實施例所涉及的可重構(gòu)半導(dǎo)體集成電路的概要結(jié)構(gòu)圖。
圖8為示出了對于同可重構(gòu)半導(dǎo)體集成電路，考慮到反饋路徑來分配處理之后的結(jié)構(gòu)圖。
圖9為示出了本發(fā)明的第三實施例所涉及的可重構(gòu)半導(dǎo)體集成電路的概要結(jié)構(gòu)圖。
(符號的說明) 11～13、21～23、31～33-邏輯單元組；101～112-延時元件；201～208-邏輯積電路(邏輯門)；301、302、310～312-反饋路徑；401-中繼電路(數(shù)據(jù)中繼電路)；S501-處理解析步驟；S502-改變排列步驟；503-處理分配步驟；511-任務(wù)判斷步驟；512-處理分配步驟。
具體實施例方式以下，參照附圖對本發(fā)明的實施例加以說明。
(第一實施例)圖1為示出了本發(fā)明的第一實施例所涉及的可重構(gòu)半導(dǎo)體集成電路的結(jié)構(gòu)圖。
將同圖的可重構(gòu)半導(dǎo)體集成電路的9個邏輯單元組(LogicElement Group)11～13、21～23、31～33配置為3行3列(M×N＝3×3)的二次元矩陣狀。在各邏輯單元組11～33中含有至少一個邏輯單元(無圖示)。在這些邏輯單元的內(nèi)部分別包括多個運(yùn)算器、多個寄存器、存儲器等，均沒有圖示。并且，各邏輯單元組11～33具有兩個時鐘輸入端子clockin 1、clockin 2，兩個時鐘輸出端子clock out 1、clock out 2，兩個數(shù)據(jù)輸入端子data in 1、data in 2，和兩個數(shù)據(jù)輸出端子data out 1、data out2。另外，在這些端子的同一種類中只要具有至少一個即可。
向同圖的可重構(gòu)半導(dǎo)體集成電路所進(jìn)行的時鐘信號的提供是提供到第1行1列的邏輯單元組11的時鐘輸入端子clock in 1。將該時鐘信號從上述第1行1列的邏輯單元組11的時鐘輸出端子clock out 1提供到第1行2列的邏輯單元組12的時鐘輸入端子clock in 1，同時，將該時鐘信號從上述第1行1列的邏輯單元組11的時鐘輸出端子clock out 2提供到第2行1列的邏輯單元組21的時鐘輸入端子clock in 2。象這樣分配給行方向及列方向的時鐘信號又以同樣的方法被分配給行方向及列方向的邏輯單元組。
而且，上述9個邏輯單元組11～33之間的數(shù)據(jù)的輸出、輸入與上述時鐘信號的分配一樣，將數(shù)據(jù)從第1行1列的邏輯單元組11的數(shù)據(jù)輸出端子data out 1提供到第1行2列的邏輯單元組12的數(shù)據(jù)輸入端子data in 1，同時，將數(shù)據(jù)從第1行1列的邏輯單元組11的數(shù)據(jù)輸出端子data out 2提供到第2行1列的邏輯單元組21的數(shù)據(jù)輸入端子data in2。并且，象這樣，進(jìn)一步將數(shù)據(jù)傳送到行方向及列方向。
并且，在上述各邏輯單元組11～33中，分別將兩輸入型的邏輯積電路(邏輯門)201～208插入到將左右或上下鄰接的兩個邏輯單元組之間的時鐘輸出端子clock out 1和時鐘輸入端子clock in 1連接在一起的時鐘線、或者將時鐘輸出端子clock out 2和時鐘輸入端子clock in 2連接在一起的時鐘線中。將時鐘信號輸入到該各邏輯積電路201～208的兩輸入中的其中之一，將工作的停止控制信號輸入到兩輸入中的另一輸入。當(dāng)該停止控制信號為低電平時，對通過該邏輯積電路接收時鐘信號的邏輯單元組，停止時鐘信號的提供，停止該工作。因此，能夠分別對各邏輯單元組11～33控制時鐘信號的提供，能夠謀求低耗電化。
而且，在上述各邏輯單元組11～33中，分別將數(shù)據(jù)保持時間保證用的延時元件101～112插入到將左右或上下鄰接的兩個邏輯單元組之間的數(shù)據(jù)輸出端子data out 1和數(shù)據(jù)輸入端子data in 1連接在一起的數(shù)據(jù)線、或者將數(shù)據(jù)輸出端子data out 2和數(shù)據(jù)輸入端子data in 2連接在一起的數(shù)據(jù)線中。在同圖中，這些延時元件由緩沖器構(gòu)成。并不一定要將這些延時元件101～112插入數(shù)據(jù)線中，也可以將它們配置在數(shù)據(jù)輸入端子側(cè)和數(shù)據(jù)輸出端子側(cè)的邏輯單元組的至少之一的內(nèi)部。
所以，在本實施例中，由于在進(jìn)行數(shù)據(jù)的接收和傳送的兩個邏輯單元組(例如，11和12)之間，接收數(shù)據(jù)的第二個(k＝2)邏輯單元組12經(jīng)時鐘線從傳送數(shù)據(jù)的第一個(l＝1)邏輯單元組11接收時鐘信號，因此時鐘信號的接收晚了經(jīng)該時鐘線傳送的時間那么長的時間。所以，在接收數(shù)據(jù)的邏輯單元組12中，滿足從接收數(shù)據(jù)的邏輯單元組11取入數(shù)據(jù)的取入保持的建立約束。而且，由于將延時元件101插入兩個邏輯單元組11、12之間的數(shù)據(jù)線中，因此只要將該延時元件101延時的延時時間設(shè)定為考慮到上述時鐘信號的傳送的延時時間的恰當(dāng)時間，就能夠滿足保持約束。另外，在一般半導(dǎo)體電路設(shè)計中，必須要考慮到建立約束和保持約束這兩個方面來插入延時元件，但是在本實施例中，由于只要考慮保持約束來插入延時元件101即可，因此使時機(jī)設(shè)計變得簡單。
因此，從時機(jī)設(shè)計的觀點來看，該兩個邏輯單元組11、12是相互獨立的。所以，即使產(chǎn)生必須要對由圖1所示的9個邏輯單元組11～33構(gòu)成的可重構(gòu)半導(dǎo)體集成電路進(jìn)行重新設(shè)計的必要性，僅通過將不必要的邏輯單元組(例如，33)從設(shè)計上除去，或者在需要新邏輯單元組時，僅對新電路部分進(jìn)行設(shè)計，再將其連接到圖1所示的已有電路的邏輯單元組(例如，13和31等)的時鐘輸出端子clock out 1或者clock out 2、以及數(shù)據(jù)輸出端子data out 1或者data out 2上，就能夠在不改變整個電路的時鐘設(shè)計的情況下，完成新的可重構(gòu)半導(dǎo)體集成電路，能夠縮短新的可重構(gòu)半導(dǎo)體集成電路的設(shè)計期間。
另外，由于僅在對每個邏輯單元組完成處理，將處理結(jié)果交給下一個邏輯單元組時，不需在各邏輯單元組11～33之間具有時鐘延時，因此若使結(jié)構(gòu)為將延時不同的時鐘信號提供給各邏輯單元組11～33的結(jié)構(gòu)的話，就可使時機(jī)設(shè)計變得簡單。
(第一變形例)圖2示出了將其它結(jié)構(gòu)追加到圖1所示的可重構(gòu)半導(dǎo)體集成電路中的半導(dǎo)體集成電路。
在同圖中，僅示出了第一行的邏輯單元組11～13，省略了第二及第三行的邏輯單元組21～33。在本變形例中，當(dāng)將數(shù)據(jù)從時鐘延時較長的第三個(k＝3)邏輯單元組13的數(shù)據(jù)輸出端子data out 1傳送到時鐘延時較短的第一個(m＝1)邏輯單元組11的數(shù)據(jù)輸入端子data in 1，該數(shù)據(jù)的傳送較晚，不能滿足接收數(shù)據(jù)的邏輯單元組11的數(shù)據(jù)的建立約束時，在該兩個邏輯單元組13、11之間的數(shù)據(jù)線301中配置中繼電路401。該中繼電路401由例如觸發(fā)器電路構(gòu)成。
所以，在本變形例中，由于存在中繼電路401，因此即使將數(shù)據(jù)從時鐘延時較長的邏輯單元組13傳送到時鐘延時較短的邏輯單元組11，也能夠滿足數(shù)據(jù)線301的建立約束，能夠進(jìn)行數(shù)據(jù)傳送。
(處理分配方法-第一個例子)其次，對將處理分配給圖1所示的可重構(gòu)半導(dǎo)體集成電路的處理分配方法加以說明。
圖3示出了向圖1的可重構(gòu)半導(dǎo)體集成電路分配處理的處理分配方法的順序。在同圖中，在步驟S501中，對構(gòu)成一個處理的多個任務(wù)的內(nèi)容和順序進(jìn)行了解析，然后，在步驟S502中，將該多個任務(wù)排列為時序，最后，在步驟S503中，從構(gòu)成圖1的可重構(gòu)半導(dǎo)體集成電路的多個邏輯單元組11～33中的、接近于時鐘信號的提供處的邏輯單元組(即，11)開始依次分配排列順序靠前的任務(wù)。
為了有效地將處理分配給圖1所示的可重構(gòu)半導(dǎo)體集成電路，最好將處理從時鐘提供處起算的延時時間較短的邏輯單元組向從時鐘提供處起算的延時時間較長的邏輯單元組進(jìn)行分配，也就是說，最好以在數(shù)據(jù)線中，使從時鐘脈沖源提供處起算的延時時間較長的邏輯單元組向從時鐘脈沖源提供處起算的延時時間較短的邏輯單元組的數(shù)據(jù)傳送較少的方式，來分配處理。由于在本處理分配方法中，將要分配的處理的任務(wù)排列成時序，從順序靠前的任務(wù)開始，依次向從時鐘提供處起算的延時較短的邏輯單元組分配任務(wù)，因此提高了處理的分配效率。
<處理分配方法-第二個例子>
圖4示出了向圖1的可重構(gòu)半導(dǎo)體集成電路分配處理的處理分配方法的順序的其它例子。
在同圖中，在步驟S501中，對構(gòu)成一個處理的多個任務(wù)的內(nèi)容和順序加以了解析，然后，在步驟S511中，通過該解析的結(jié)果來判斷該多個任務(wù)的每一任務(wù)是經(jīng)常工作的任務(wù)，還是經(jīng)常不工作的任務(wù)，當(dāng)為經(jīng)常工作的任務(wù)時，在步驟S512中，將該任務(wù)分配給接近于時鐘提供處的邏輯單元組，當(dāng)為不經(jīng)常工作的任務(wù)時，在步驟S513中，將該任務(wù)分配給距時鐘提供處較遠(yuǎn)的位置的邏輯單元組。那時，向邏輯積電路(圖1的例如201)提供工作的停止控制信號(L電平)，以便能夠在距時鐘提供處較遠(yuǎn)的位置的邏輯單元組不工作時，停止向該邏輯單元組提供時鐘信號。
在本處理分配方法中，由于用工作頻率來對任務(wù)進(jìn)行分類，將工作頻率較高的任務(wù)分配給從時鐘提供處起算的延時時間較短的邏輯單元組，將工作頻率較低的任務(wù)分配給從時鐘提供處起算的延時時間較長的邏輯單元組，因此能夠?qū)Ρ环峙淞斯ぷ黝l率較低的任務(wù)的邏輯單元組，僅在需要其工作時，提供時鐘信號，能夠謀求低耗電。
<處理分配方法-第一變形例>
圖5示出了向圖1所示的可重構(gòu)半導(dǎo)體集成電路分配處理的處理分配方法的變形例。
在本變形例中，在上述圖3或圖4中所說明的處理分配之后，追加了以下處理分配。即，在圖5中，例如，在從邏輯單元組13向邏輯單元組11傳送數(shù)據(jù)時，當(dāng)能夠滿足從時鐘信號的延時較長的邏輯單元組13輸出的數(shù)據(jù)的接受側(cè)的邏輯單元組11的建立約束時，以將其連接到邏輯單元組11的數(shù)據(jù)輸入端子data in 1上，直接傳送數(shù)據(jù)的方式，來分配處理及布線310。
<處理分配方法-第二變形例>
圖6示出了向圖1所示的可重構(gòu)半導(dǎo)體集成電路分配處理的處理分配方法的其它變形例。
在上述變形例中，對從邏輯單元組13向邏輯單元組11傳送數(shù)據(jù)時，能夠滿足從時鐘信號的延時較長的邏輯單元組13輸出的數(shù)據(jù)的接收側(cè)的邏輯單元組11的建立約束的情況加以了說明，以下對不能滿足該建立約束的情況加以說明。
即，當(dāng)在從邏輯單元組13輸出的數(shù)據(jù)的接收側(cè)的邏輯單元組11中，不能滿足數(shù)據(jù)的建立約束時，通過將其連接到能夠滿足建立約束的范圍內(nèi)的邏輯單元組(例如，12)的數(shù)據(jù)輸入端子data in 2上，從該邏輯單元組12的數(shù)據(jù)輸出端子data out 2，將數(shù)據(jù)線312連接到邏輯單元組11的數(shù)據(jù)輸入端子data in 1上，來分配布線，使數(shù)據(jù)中繼邏輯單元組12進(jìn)行傳送。
另外，在上述說明中，使數(shù)據(jù)在邏輯單元組12中繼了，也可以使用圖2所示的中繼電路(數(shù)據(jù)中繼電路)401，中繼傳送數(shù)據(jù)，來分配處理及布線。
在上述兩個變形例中，不管是否滿足接收數(shù)據(jù)側(cè)的邏輯單元組的數(shù)據(jù)的建立約束，由于能夠?qū)⒉季€分配給同一路徑，因此能夠謀求提高數(shù)據(jù)傳送的布線的自由度。
另外，在上述變形例中，用邏輯單元組11～13加以了說明，并不限定于該組合，該變形例也能夠適用于朝著與任意邏輯單元組之間的時鐘信號的延時累積方向相反的方向來傳送數(shù)據(jù)的時候。
并且，在上述變形例中，使用一個邏輯單元組或中繼電路，對布線延時進(jìn)行了兩分割，但也可以根據(jù)情況，進(jìn)行3分割、4分割…。另外，當(dāng)象這樣分割布線延時時，最好將布線延時平分為多個，此時，能夠?qū)?shù)據(jù)的反饋所需的資源抑制到最小限度。
(第二實施例)圖7示出了本發(fā)明的第二實施例所涉及的可重構(gòu)半導(dǎo)體集成電路的概要結(jié)構(gòu)。
在同圖中，本實施例的可重構(gòu)半導(dǎo)體集成電路與圖1所示的第一實施例的不同之處在于時鐘線。
在本實施例中，構(gòu)成為時鐘線將脈沖相位差已被調(diào)整的時鐘信號輸入到第一行的3個邏輯單元組11～13中，對由這些邏輯單元組11～13輸出的時鐘信號進(jìn)行脈沖相位差調(diào)整，再將其輸入到第二行的3個邏輯單元組21～23中，對由這些邏輯單元組21～23輸出的時鐘信號進(jìn)行脈沖相位差調(diào)整，再將其輸入到第三行的3個邏輯單元組31～33中。
在上述第一實施例中，沒有各邏輯單元組11～33之間的時鐘脈沖相位差，在本實施例中，排列在同一行的邏輯單元組之間具有時鐘脈沖相位差。
由于在本實施例中，調(diào)整了配置在同一行的3個邏輯單元組之間的時鐘脈沖相位差，因此當(dāng)在分配任何時候處理量都大致相同，處理量隨時間變化較少的處理時，只要將同一時刻的任務(wù)分配給同一行的邏輯單元組的話，就能夠使在各個時刻使用的邏輯單元組的數(shù)目大致相等，減少不工作的邏輯單元組，能夠謀求提高邏輯單元組的利用效率。
另外，在本實施例中，具有排列在同一行的邏輯單元組的脈沖相位差，不用說也可以具有排列在同一列的邏輯單元組的脈沖相位差。
(處理分配方法)圖8示出了向本實施例所涉及的可重構(gòu)半導(dǎo)體集成電路分配處理的方法。
在向本實施例的可重構(gòu)半導(dǎo)體集成電路分配處理時，如果在上述第一實施例中所說明的處理分配方法的基礎(chǔ)上，再對布線加以考慮，來對邏輯單元組分配處理的話，則會使效率更好。
即，在將從時鐘脈沖源起算的時鐘延時時間較長的邏輯單元組到時鐘延時時間較短的邏輯單元組的數(shù)據(jù)傳送路徑定義為反饋路徑，檢索是否具有該反饋路徑，檢索的結(jié)果是具有反饋路徑的情況下，將處理分配給具有該反饋路徑的邏輯單元組時，盡可能對位于該反饋路徑的延時時間較短的位置的邏輯單元組分配向該反饋路徑輸出數(shù)據(jù)的處理。以下，加以具體說明。
在上述第一實施例的處理分配方法中，當(dāng)一個處理被分為例如3個任務(wù)，且該任務(wù)在時序中以任務(wù)1、任務(wù)2、任務(wù)3排列時，這些任務(wù)1、任務(wù)2、任務(wù)3分別被分配給圖1的邏輯單元組11、邏輯單元組12、邏輯單元組13。這里，當(dāng)通過檢索得知從任務(wù)3向任務(wù)1具有數(shù)據(jù)傳送，且在從邏輯單元組13到邏輯單元組11的數(shù)據(jù)傳送中需要中繼電路或者中繼用邏輯單元組時，如圖8所示，將任務(wù)3分配給接近于邏輯單元組11的位置的邏輯單元組21，以使反饋路徑的延時時間在滿足邏輯單元組11的建立約束的規(guī)定延時時間范圍內(nèi)。該分配使中繼電路或者中繼用邏輯單元組變得沒有必要。
由于本處理分配方法使不滿足建立約束的數(shù)據(jù)的反饋路徑變得不存在，因此能夠省掉反饋所需的資源，能夠謀求小面積化及低耗電化。
(第三實施例)圖9示出了本發(fā)明的第三實施例所涉及的可重構(gòu)半導(dǎo)體集成電路的結(jié)構(gòu)。
本實施例的可重構(gòu)半導(dǎo)體集成電路與上述第一實施例的不同之處在于時鐘線。
在本實施例中，在配置成3行3列(x＝3，y＝3)的二次元矩陣的邏輯單元組11～33中，時鐘線首先將時鐘信號分配給第1列1行的邏輯單元組11，然后，將時鐘信號分配給第1行2列及第2行1列的邏輯單元組12、21，再將時鐘信號分配給第1行3列、第2行2列及第3行1列的邏輯單元組13、22、31，然后，將時鐘信號分配給第2行3列及第3行2列的邏輯單元組23、32，最后將時鐘信號分配給第3行3列的邏輯單元組33。
輸入到上述第1行2列及第2行1列的邏輯單元組12、21中的時鐘信號相互之間被進(jìn)行脈沖相位差調(diào)整，輸入到第1行3列、第2行2列及第3行1列的邏輯單元組13、22、31中的時鐘信號相互之間也被進(jìn)行脈沖相位差調(diào)整，輸入到第2行3列及第3行2列的邏輯單元組23、32中的時鐘信號相互之間也被進(jìn)行脈沖相位差調(diào)整。即，當(dāng)使任意邏輯單元組的行方向及列方向的位置為a、b時，將|x-a|+|y-b|的值相等的多個邏輯單元組的時鐘延時設(shè)定為相等。
這樣一來，由于在上述結(jié)構(gòu)中，來自時鐘提供處的時鐘信號的延時時間最短的邏輯單元組11為一個，其次的時鐘信號的延時時間較短的邏輯單元組12、21的個數(shù)為兩個，時鐘信號的延時時間較長的邏輯單元組13、22、31的個數(shù)為3個，因此當(dāng)對具有這樣的時鐘信號延時關(guān)系的邏輯單元組分配處理量隨時間增加的處理時，會使邏輯單元組的利用效率提高。
而且，當(dāng)分配經(jīng)常工作的處理(例如，控制整個處理的控制電路等)和不經(jīng)常工作的處理(例如，從上述控制電路接受指示來進(jìn)行工作的運(yùn)算電路等)時，通過將經(jīng)常工作的處理分配給來自時鐘提供處的時鐘信號的延時時間較短的邏輯單元組11，將不經(jīng)常工作的處理分配給來自時鐘提供處的時鐘延時時間較長的邏輯單元組(12、21)或(13、22、31)，能夠在不執(zhí)行不經(jīng)常工作的處理的期間，停止向這些邏輯單元組提供時鐘信號，能夠謀求低耗電化。
以上，按照實施例對本發(fā)明所涉及的可重構(gòu)半導(dǎo)體集成電路及向該半導(dǎo)體集成電路分配處理的處理分配方法加以了說明，本發(fā)明并不限定于這些實施例。例如，能夠想到以下的變形例。
(1)在上述說明中，將邏輯單元組排列成3×3的二次元矩陣狀，同樣也能夠適用于排列成M×N(M、N為任意自然數(shù))的二次元矩陣狀的情況，排列成M×N×K(M、N、K為任意自然數(shù))的三次元矩陣狀的情況或者沒有排列成矩陣狀的情況。
(2)在上述說明中，將邏輯積電路201～208插入各邏輯單元組11～33之間的時鐘線中，以便能夠選擇是否提供時鐘信號，但并不一定要向所有的邏輯單元組之間插入邏輯積電路。并且，只要能夠選擇是否提供時鐘信號的話，也可以使用邏輯積電路以外的電路。
(3)在上述說明中，使邏輯單元組11～33的數(shù)據(jù)輸入端子、數(shù)據(jù)輸出端子、時鐘輸入端子、時鐘輸出端子均為兩個，不一定都要為相同的個數(shù)，且并不一定要限定為兩個。
(4)在上述說明中，由緩沖器構(gòu)成了插入數(shù)據(jù)線中的保持保證用的延時元件101～112，只要是能夠?qū)崿F(xiàn)延時的電路的話，并不限定于緩沖器。
(產(chǎn)業(yè)上的利用可能性) 如上所述，由于本發(fā)明即使在產(chǎn)生了要對可重構(gòu)半導(dǎo)體集成電路進(jìn)行重新設(shè)計的必要性時，也能夠不必改變包括已有電路在內(nèi)的時鐘設(shè)計，有效地縮短新的可重構(gòu)半導(dǎo)體集成電路的設(shè)計時間，因此作為代表FPGA的程控邏輯器件及向該器件分配處理的分配方法有用。
權(quán)利要求
1.一種可重構(gòu)半導(dǎo)體集成電路，包括多個為構(gòu)成要素的邏輯單元，其特征在于該可重構(gòu)半導(dǎo)體集成電路包括多個至少具有一個上述邏輯單元的邏輯單元組；上述多個邏輯單元組中的每一個邏輯單元組分別具有至少一個數(shù)據(jù)輸入端子、數(shù)據(jù)輸出端子、時鐘輸入端子及時鐘輸出端子；向上述多個邏輯單元組中的、第k+1個邏輯單元組所進(jìn)行的時鐘信號的提供是通過將第k個邏輯單元組的時鐘輸出端子連接到上述第k+1個邏輯單元組的時鐘輸入端子來實現(xiàn)的；將延時元件插入從上述第k個邏輯單元組到上述第k+1個邏輯單元組的數(shù)據(jù)線中，以滿足上述第k+1個邏輯單元組的保持約束，k為任意自然數(shù)。
2.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于將第l個邏輯單元組的數(shù)據(jù)輸出端子連接到第k個邏輯單元組的數(shù)據(jù)輸入端子上，l為滿足l＜k的自然數(shù)。
3.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于將第m個邏輯單元組的數(shù)據(jù)輸出端子連接到第k個邏輯單元組的數(shù)據(jù)輸入端子上，m為滿足m＞k的自然數(shù)。
4.根據(jù)權(quán)利要求3所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于對從上述第m個邏輯單元組到上述第k個邏輯單元組的數(shù)據(jù)線，設(shè)置有傳送數(shù)據(jù)用的中繼電路。
5.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸出側(cè)的第k個邏輯單元組內(nèi)。
6.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸出側(cè)的第k個邏輯單元組、與為上述數(shù)據(jù)輸入側(cè)的第k+1個邏輯單元組之間的數(shù)據(jù)線內(nèi)。
7.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸入側(cè)的第k+1個邏輯單元組內(nèi)。
8.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于為了滿足保持約束而插入的上述延時元件包含在為上述數(shù)據(jù)輸出側(cè)的第k個邏輯單元組內(nèi)、為上述數(shù)據(jù)輸出側(cè)的第k個邏輯單元組與為上述數(shù)據(jù)輸入側(cè)的第k+1個邏輯單元組之間的數(shù)據(jù)線內(nèi)、以及為上述數(shù)據(jù)輸入側(cè)的第k+1個邏輯單元組內(nèi)的至少一種中。
9.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于對上述第k個邏輯單元組的時鐘輸出端子、與上述第k+1個邏輯單元組的時鐘輸入端子之間的時鐘線，配置能夠選擇是否將時鐘信號提供給上述第k+1個邏輯單元組的邏輯門。
10.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于上述多個邏輯單元組被排列成二次元矩陣狀；在上述二次元矩陣中，將配置在同一行的多個邏輯單元組的從時鐘脈沖源起算的延時時間設(shè)為相等的延時時間。
11.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于上述多個邏輯單元組被排列成二次元矩陣狀；在上述二次元矩陣中，將配置在同一列的多個邏輯單元組的從時鐘脈沖源起算的延時時間設(shè)為相等的延時時間。
12.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于配置在從時鐘脈沖源起算的延時時間較長的位置的、已被同步化的邏輯單元組的個數(shù)，被設(shè)定為多于配置在從時鐘脈沖源起算的延時時間較短的位置的、已被同步化的邏輯單元組的個數(shù)。
13.根據(jù)權(quán)利要求12所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于上述多個邏輯單元組被排列為M×N的二次元矩陣狀；在二次元矩陣中，當(dāng)向位于xy位置的邏輯單元組輸入時鐘信號時，將在二次元矩陣中位于ab位置的邏輯單元組中的、|x-a|+|y-b|的值相等的多個邏輯單元組之間的時鐘延時設(shè)為相等的時鐘延時，M、N為自然數(shù)，x為1～M之間的任意自然數(shù)，y為1～N之間的任意自然數(shù)，a為a≠x且a≤M的自然數(shù)，b為b≠y且y＜b≤N的自然數(shù)。
14.根據(jù)權(quán)利要求10、11及13中的任意一項所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于多個邏輯單元組被排列成三次元矩陣狀。
15.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于上述各邏輯單元組相互之間的數(shù)據(jù)線的延時量是根據(jù)上述各邏輯單元組相互之間的時鐘線的延時量來決定的。
16.根據(jù)權(quán)利要求1所述的可重構(gòu)半導(dǎo)體集成電路，其特征在于向上述各邏輯單元組提供彼此延時不同的時鐘信號。
17.一種可重構(gòu)半導(dǎo)體集成電路的處理分配方法，是對于可重構(gòu)半導(dǎo)體集成電路分配處理的方法，該可重構(gòu)半導(dǎo)體集成電路是包括多個具有至少一個邏輯單元的邏輯單元組；對于上述多個邏輯單元組中的第k+1個邏輯單元組所進(jìn)行的時鐘信號的提供是通過將第k個邏輯單元組的時鐘輸出端子連接到上述第k+1個邏輯單元組的時鐘輸入端子來實現(xiàn)的；將延時元件插入從上述第k個邏輯單元組到上述第k+1個邏輯單元組的數(shù)據(jù)線中，以滿足上述第k+1個邏輯單元組的保持約束，k為任意自然數(shù)的可重構(gòu)半導(dǎo)體集成電路，其特征在于將構(gòu)成一個處理的兩個以上的任務(wù)按時序排列；將上述按時序排列的任務(wù)中的排列順序越靠前的任務(wù)分配給越接近于時鐘脈沖源的邏輯單元組。
18.根據(jù)權(quán)利要求17所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于判斷是經(jīng)常工作的處理，還是不經(jīng)常工作的處理；將經(jīng)常工作的處理分配給從時鐘脈沖源起算的延時時間較短的邏輯單元組；將不經(jīng)常工作的處理分配給從時鐘脈沖源起算的延時時間較長的邏輯單元組。
19.根據(jù)權(quán)利要求17所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于在將數(shù)據(jù)從時鐘脈沖源起算的延時時間較長的第一邏輯單元組傳送到從上述時鐘脈沖源起算的延時時間較短的第二邏輯單元組時，判斷上述第二邏輯單元組的建立時間是否在被保證的范圍內(nèi)，當(dāng)上述第二邏輯單元組的建立時間在被保證的范圍內(nèi)時，將處理分配給上述第一及第二邏輯單元組，以將數(shù)據(jù)從上述第一邏輯單元組直接傳送到上述第二邏輯單元組。
20.根據(jù)權(quán)利要求17所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于在將數(shù)據(jù)從時鐘脈沖源起算的延時時間較長的第一邏輯單元組傳送到從上述時鐘脈沖源起算的延時時間較短的第二邏輯單元組時，判斷上述第二邏輯單元組的建立時間是否在被保證的范圍內(nèi)，當(dāng)上述第二邏輯單元組的建立時間不在被保證的范圍內(nèi)時，將處理分配給上述第一及第二邏輯單元組，以通過上述建立時間被保證的至少一個數(shù)據(jù)中繼用的邏輯單元組，將數(shù)據(jù)從上述第一邏輯單元組依次傳送到上述第二邏輯單元組。
21.根據(jù)權(quán)利要求17所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于在將數(shù)據(jù)從時鐘脈沖源起算的延時時間較長的第一邏輯單元組傳送到從上述時鐘脈沖源起算的延時時間較短的第二邏輯單元組時，判斷上述第二邏輯單元組的建立時間是否在被保證的范圍內(nèi)，當(dāng)上述第二邏輯單元組的建立時間不在被保證的范圍內(nèi)時，將處理分配給上述第一及第二邏輯單元組，以通過上述建立時間被保證的至少一個數(shù)據(jù)中繼電路，將數(shù)據(jù)從上述第一邏輯單元組依次傳送到上述第二邏輯單元組。
22.根據(jù)權(quán)利要求20所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于選擇上述至少一個數(shù)據(jù)中繼用的邏輯單元組，以將從上述第一邏輯單元組到上述第二邏輯單元組的數(shù)據(jù)線的延時時間平分為多個。
23.根據(jù)權(quán)利要求21所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于配置上述至少一個數(shù)據(jù)中繼電路，以將從上述第一邏輯單元組到上述第二邏輯單元組的數(shù)據(jù)線的延時時間平分為多個。
24.一種可重構(gòu)半導(dǎo)體集成電路的處理分配方法，是對于可重構(gòu)半導(dǎo)體集成電路分配處理的方法，該可重構(gòu)半導(dǎo)體集成電路是包括多個具有至少一個邏輯單元的邏輯單元組；對于上述多個邏輯單元組中的、第k+1個邏輯單元組所進(jìn)行的時鐘信號的提供是通過將第k個邏輯單元組的時鐘輸出端子連接到上述第k+1個邏輯單元組的時鐘輸入端子來實現(xiàn)的；將延時元件插入到從上述第k個邏輯單元組到上述第k+1個邏輯單元組的數(shù)據(jù)線中，以滿足上述第k+1個邏輯單元組的保持約束，k為任意自然數(shù)的可重構(gòu)半導(dǎo)體集成電路，其特征在于檢索從時鐘脈沖源起算的時鐘延時時間較長的邏輯單元組到時鐘延時時間較短的邏輯單元組的數(shù)據(jù)傳送路徑即反饋路徑；將處理分配給上述時鐘延時時間較長的邏輯單元組，以使上述所檢索的反饋路徑的延時時間在規(guī)定范圍內(nèi)。
25.根據(jù)權(quán)利要求24所述的可重構(gòu)半導(dǎo)體集成電路的處理分配方法，其特征在于上述規(guī)定范圍為滿足接收數(shù)據(jù)的邏輯單元組的建立約束的延時時間范圍。
全文摘要
本發(fā)明公開了可重構(gòu)半導(dǎo)體集成電路及其處理分配方法。多組邏輯單元組(LEG11)～邏輯單元組(LEG33)分別包含至少一個為可重構(gòu)半導(dǎo)體集成電路的構(gòu)成要素的邏輯單元。在進(jìn)行數(shù)據(jù)的接收和傳送的邏輯單元組(LEG11)～邏輯單元組(LEG33)之間，例如，在邏輯單元組(LEG11)、邏輯單元組(LEG12)之間，將時鐘輸出端子和時鐘輸入端子通過布線連接起來，將數(shù)據(jù)輸出端子和數(shù)據(jù)輸入端子通過延時元件(101)連接起來。因此，各邏輯單元組(LEG11)～邏輯單元組(LEG33)在時機(jī)設(shè)計上是相互獨立的。這樣一來，當(dāng)在利用多組邏輯單元組所完成的半導(dǎo)體集成電路中，需要進(jìn)行重新設(shè)計時，僅通過對新的電路進(jìn)行設(shè)計，再將該新的電路連接到已有的電路上，或者，僅去掉不需要的邏輯單元組，就能夠完成新的半導(dǎo)體集成電路。
文檔編號G06F17/50GK101053158SQ20068000108
公開日2007年10月10日 申請日期2006年10月2日 優(yōu)先權(quán)日2005年10月5日
發(fā)明者鐵川龍也, 岡本稔, 丸井信一 申請人:松下電器產(chǎn)業(yè)株式會社