專利名稱：按連接順序進行從模塊選擇的選擇電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種由主模塊對從模塊進行選擇的選擇電路。
背景介紹現(xiàn)在有很多電子產(chǎn)品都采用模塊化設(shè)計，使產(chǎn)品的配置比較靈活，用戶可以方便地進行選擇。一般，這種產(chǎn)品的模塊可以分為主模塊(如主控模塊、CPU模塊等)和從模塊(如開關(guān)量輸入/輸出模塊、模擬量輸入/輸出模塊等)。各個模塊串行連接。每個從模塊都有自己的地址。主模塊傳來的地址信號，通過從模塊上的邏輯電路，產(chǎn)生相應(yīng)的模塊選擇信號，從而控制對從模塊的訪問。用戶可以通過跳線等方式對從模塊的地址進行更改。采用這種連接方式，在使用產(chǎn)品之前要對產(chǎn)品的從模塊設(shè)置地址，并且必須保證地址不重復(fù)，比較麻煩。而且在增加新模塊時，也要設(shè)置一個與當前所有從模塊不相同的地址，不太方便。

發(fā)明內(nèi)容
本實用新型是為避免上述現(xiàn)有技術(shù)所存在的不足之處，提供一種可以按連接順序進行選擇的選擇電路。
本實用新型解決技術(shù)問題所采用的技術(shù)方案是本實用新型選擇電路的結(jié)構(gòu)特點是其特征是單個從模塊的選擇電路為一個D觸發(fā)器，各個從模塊的D觸發(fā)器相互之間串行連接，構(gòu)成移位寄存器，主模塊唯一一個有效選擇信號CS_Input按串行連接的順序傳遞到所選擇的從模塊中，主模塊時鐘信號CS_Clock并聯(lián)接入各從模塊的時鐘信號端CLK，主模塊清零信號CS_Clear并聯(lián)接入各從模塊的清零端CLR。
本實用新型選擇電路的控制方式為a、主模塊CS_Clear先輸出“低”電平，將所有D觸發(fā)器的Q端都設(shè)置為“低”電平，再輸出“高”電平，使所有D觸發(fā)器可以正常傳遞信號；b、主模塊CS_Input輸出“高”電平，并且從CS_Clock輸出“低”電平；c、若要訪問第n個從模塊，先從CS_Clock輸出“高”電平，然后從CS_Clock和CS_Input輸出“低”電平，如此重復(fù)n次，在CS_Clock端產(chǎn)生n個上升沿，把唯一的一個“高”電平移到第n個從模塊中D觸發(fā)器的Q端，從而使該從模塊的選擇信號有效，主模塊即可對該從模塊進行訪問；
d、在訪問完畢后，從CS_Clear輸出“低”電平，將所有D觸發(fā)器的Q端都設(shè)置為“低”電平，使所有從模塊的選擇信號都無效。
本實用新型是利用移位寄存器，將主模塊的唯一一個有效選擇信號，按串行連接的順序傳遞到所選擇的從模塊中，使得主模塊可以對該從模塊進行訪問。
與已有技術(shù)相比，本實用新型有益效果體現(xiàn)在本實用新型選擇電路可以實現(xiàn)按連接順序?qū)Υ羞B接的模塊進行選擇，無需設(shè)置地址。使用時，只需將從模塊逐個串行連接，最后再接到主模塊，按連接順序?qū)Υ羞B接的模塊進行選擇使用。


圖1為本實用新型從模塊連接結(jié)構(gòu)框圖。
圖2為本實用新型從模塊連接電路結(jié)構(gòu)示意圖。
圖3為本實用新型主、從模塊串行連接構(gòu)成移位寄存器電路結(jié)構(gòu)示意圖。
以下通過具體實施方式
對本實用新型作進一步描述實施例本實施例中主模塊與從模塊串行連接，如圖1所示。主模塊輸出3根控制信號線CS_Clear、CS_Clock、CS_Input。從模塊的連接電路如圖2所示。其中P1為輸入插座，P2為輸出插座，芯片SN74HC74N是D觸發(fā)器。
該連接電路的工作原理將主、從模塊串行連接起來，夠成一個移位寄存器電路，由主模塊對整個移位電路進行控制。如圖3所示。
在本實施例中，當主模塊輸出的CS_Clear信號為“低”電平時，所有D觸發(fā)器的Q端都為“低”電平；當主模塊輸出的CS_Clear信號為“高”電平時，每個CS_Clock信號的上升沿都會將D觸發(fā)器D端的電平信號傳到Q端，從而產(chǎn)生信號的移位。從模塊連接電路中的D觸發(fā)器的輸出端Q(或Q)作為從模塊的選擇信號。
該連接電路的適用范圍適用于“一主多從”結(jié)構(gòu)、串行連接的模塊和電路板。特別是需要按連接順序?qū)哪K進行訪問的產(chǎn)品。
具體實施中使用該連接電路時，并不是必須使用芯片SN74HC74N。只要幾塊芯片連接起來能構(gòu)成移位寄存器即可。對于有效選擇信號為“高”電平的從模塊，可以從D觸發(fā)器的Q端取得選擇信號；對于有效選擇信號為“低”電平的從模塊，可以從D觸發(fā)器的Q端取得選擇信號。
權(quán)利要求1.按連接順序進行從模塊選擇的選擇電路，其特征是單個從模塊的選擇電路為一個D觸發(fā)器，各個從模塊的D觸發(fā)器相互之間串行連接，構(gòu)成移位寄存器，主模塊唯一一個有效選擇信號CS_Input按串行連接的順序傳遞到所選擇的從模塊中，主模塊時鐘信號CS_Clock并聯(lián)接入各從模塊的時鐘信號端CLK，主模塊清零信號CS_Clear并聯(lián)接入各從模塊的清零端CLR。
專利摘要按連接順序進行從模塊選擇的選擇電路，其特征是單個從模塊的選擇電路為一個D觸發(fā)器，各個從模塊的D觸發(fā)器相互之間串行連接，構(gòu)成移位寄存器，主模塊唯一一個有效選擇信號CS Input按串行連接的順序傳遞到所選擇的從模塊中，主模塊時鐘信號CS Clock并聯(lián)接入各從模塊的時鐘信號端CLK，主模塊清零信號CS Clear并聯(lián)接入各從模塊的清零端CLR。本實用新型選擇電路可以實現(xiàn)按連接順序?qū)Υ羞B接的模塊進行選擇，無需設(shè)置地址。
文檔編號G06F13/40GK2891086SQ20062006846
公開日2007年4月18日 申請日期2006年1月13日 優(yōu)先權(quán)日2006年1月13日
發(fā)明者夏振宇 申請人:夏振宇