專利名稱：半導體器件和總線連接方法
技術領域：
本發(fā)明涉及其中一同安裝有兩種內(nèi)部資源的半導體器件， 一種內(nèi)部資 源具有數(shù)據(jù)寬度(位的數(shù)目)比外部總線數(shù)據(jù)寬度寬大的寄存器，另一種 內(nèi)部資源具有數(shù)據(jù)寬度與外部總線的數(shù)據(jù)寬度相同的寄存器，并且本發(fā)明 涉及用于連接半導體器件中的內(nèi)部總線和外部總線的總線連接方法。
背景技術：
有的半導體器件的外部總線和內(nèi)部總線具有不同的數(shù)據(jù)寬度。例如，
在外部數(shù)據(jù)總線的數(shù)據(jù)寬度為16位而內(nèi)部總線的數(shù)據(jù)寬度為32位的情形 中，依賴于與內(nèi)部總線連接的內(nèi)部資源，半導體器件可以被配置為一次訪 問寄存器的所有位(32位)。日本未實審專利申請公開No. 2000-132501 和其他文獻公開了用于處理這種情況的技術。
圖1示出了傳統(tǒng)的半導體器件。圖2A和圖2B示出了半導體器件中的 內(nèi)部資源的寄存器映射。傳統(tǒng)半導體器件DEV包括內(nèi)部資源RSC1、 RSC2、內(nèi)部總線BUSI (32位)和總線接口電路BIF。內(nèi)部資源RSC1包 括多個寄存器(32位)。對于內(nèi)部資源RSC1的寄存器，地址由如圖2A 所示的寄存器映射分配。內(nèi)部資源RSC2包括多個寄存器(16位)。對于 內(nèi)部資源RSC2的寄存器，地址由如圖2B所示的寄存器映射分配。
內(nèi)部總線BUSI基于從總線接口電路BIF (控制單元CU)提供的內(nèi)部 地址信號ADI、內(nèi)部讀信號/RDI和內(nèi)部寫信號/WRI，激活/去激活內(nèi)部就 緒信號/RDYI，并且利用內(nèi)部數(shù)據(jù)信號DI[31:0]對作為內(nèi)部資源RSC1、 RSC2中的訪問目標的寄存器執(zhí)行寫訪問/讀訪問。
總線接口電路BIF包括控制單元CU和緩沖器單元BU?？刂茊卧狢U 基于從外部總線BUSE (16位)提供的外部地址信號ADE、外部讀信號 /RDE和外部寫信號/WRE，激活/去激活外部就緒信號/RDYE、內(nèi)部地址信
號ADI、內(nèi)部讀信號/RDI、內(nèi)部寫信號/WRI和緩沖器單元BU的控制信號 (包括緩沖器寫信號WRBR、 WRBW和選擇信號/SELR、 /SELW)。
緩沖器單元BU包括讀緩沖器BUFR (16位)、門電路GR、寫緩沖 器BUFW (16位)和門電路GW。讀緩沖器BUFR響應于從控制單元CU 提供的緩沖器寫信號WRBR的激活，接受從內(nèi)部總線BUSI提供的內(nèi)部數(shù) 據(jù)信號DI[31:16]，并且將所接受的信號輸出到門電路GR。門電路GR在 從控制單元CU提供的選擇信號/SELR的激活期間，將讀緩沖器BUFR的 輸出信號輸出為外部數(shù)據(jù)信號DE[15:0〗。
寫緩沖器BUFW響應于從控制單元CU提供的緩沖器寫信號WRBW 的激活，接受從外部總線BUSE提供的外部數(shù)據(jù)信號DE[15:0]，并且將所 接受的信號輸出到門電路GR。門電路GW在從控制單元CU提供的選擇 信號/SELW的激活期間，將寫緩沖器BUFW的輸出信號輸出為內(nèi)部數(shù)據(jù) 信號DI[31:16〗。
圖3示出了在傳統(tǒng)半導體器件中的外部寫訪問期間的操作。圖4示出 了在傳統(tǒng)半導體器件中外部寫訪問期間的數(shù)據(jù)流。注意，圖3所示的操作 是在從外部總線BUSE到內(nèi)部資源RSC1中被分配了地址A的寄存器的寫 訪問期間的操作。此外，在圖4中，標為(Cl)的粗箭頭示出了圖3中的 周期C1中的數(shù)據(jù)流，標為(C2)的粗箭頭示出了圖3中的周期C2中的數(shù) 據(jù)流。
在周期Cl中，外部總線BUSE將外部地址信號ADE設置為地址A， 并將外部數(shù)據(jù)信號DE[15:0]設置為數(shù)據(jù)D (A)，并且將外部寫信號/WRE 激活到低電平。隨之，控制單元CU將外部就緒信號/RDYE去激活到高電 平，并且將緩沖器單元BU (寫緩沖器BUFW)的緩沖器寫信號WRBW 激活到高電平。因此，寫緩沖器BUFW接受被設置為數(shù)據(jù)D (A)的外部 數(shù)據(jù)信號DE[15:0](圖4 (Cl))。然后，外部總線BUSE將外部寫信號 /WRE去激活到高電平，此后，控制單元CU將外部就緒信號/RDYE激活 到低電平。
在周期C2中，外部總線BUSE將外部數(shù)據(jù)信號DE[15:0]設置為數(shù)據(jù) D (A+2)，并且將外部寫信號/WRE激活到低電平。隨之，控制單元CU
將內(nèi)部地址信號ADI設置為地址A，并將內(nèi)部寫信號/WRI激活到低電 平，并且將緩沖器BU (門電路GW)的選擇信號/SELW激活到低電平。 相應地，門電路GW將寫緩沖器BUFW的被設置為D (A)的輸出信號輸 出為內(nèi)部數(shù)據(jù)信號DI[31:16](圖4 (C2))。同時，緩沖器單元BU將被 設置為數(shù)據(jù)D (A+2)的外部數(shù)據(jù)信號DE[15:0]輸出為內(nèi)部數(shù)據(jù)信號 DI[15:0](圖4 (C2))。因此，內(nèi)部總線BUSI將數(shù)據(jù)D (A) 、 D (A+ 2)寫到內(nèi)部資源RSC1中被分配了地址A的寄存器。根據(jù)寫，內(nèi)部總線 BUSI將內(nèi)部就緒信號/RDYI去激活到高電平。隨著該去激活，控制單元 CU將外部就緒信號/RDYE去激活到高電平，然后將內(nèi)部寫信號/WRI去激 活到高電平。此外，在外部就緒信號/RDYE被去激活后，外部總線BUSE 將外部寫信號/WRE去激活到高電平。然后，控制單元CU將外部就緒信 號/RDYE激活到低電平。
圖5示出了在傳統(tǒng)半導體器件中外部讀訪問期間的操作。圖6示出了 在傳統(tǒng)半導體器件中外部讀操作期間的數(shù)據(jù)流。注意，圖5中的操作是在 從外部總線BUSE到內(nèi)部資源RSC1中被分配了地址A的寄存器的讀訪問 期間的操作。此外，在圖6中，標為(Cl)的粗箭頭示出了圖5中的周期 Cl中的數(shù)據(jù)流，并且標為(C2)的粗箭頭示出了圖5中的周期C2中的數(shù) 據(jù)流。
在周期Cl中，外部總線BUSE將外部地址信號ADE設置為地址A， 并將外部讀信號/RDE激活到低電平。相應地，控制單元CU將內(nèi)部地址信 號ADI設置為地址A，并將內(nèi)部讀信號/RDI激活到低電平。隨之，內(nèi)部 總線BUSI在將內(nèi)部就緒信號/RDYI去激活到高電平后，從內(nèi)部資源RSC1 中被分配了地址A的寄存器讀數(shù)據(jù)D (A) 、 D (A+2)，并將內(nèi)部數(shù)據(jù) 信號DI[31:16]、 DI[15:0]設置為D (A)和D (A+2)。此后，控制單元 CU將外部就緒信號/RDYE去激活到髙電平，并將緩沖器單元BU (讀緩 沖器BUFR)的緩沖器寫信號WRBR激活到高電平。隨之，讀緩沖器 BUFR接受被設置為數(shù)據(jù)D (A)的內(nèi)部數(shù)據(jù)信號DI[31:16](圖6 (Cl))。同時，緩沖器單元BU將被設置為D (A+2)的內(nèi)部數(shù)據(jù)信號 DI[15:0]輸出為外部數(shù)據(jù)信號DE[15:0](圖6 (Cl))。然后，控制單元
CU將內(nèi)部讀信號/RDI去激活到高電平，并且此后，內(nèi)部總線BUSI將內(nèi) 部就緒信號/RDYI激活到低電平。此外，外部總線BUSE在外部就緒信號 /RDYE被去激活后，將外部讀信號/RDE去激活到高電平。此后，控制單 元CU將外部就緒信號/RDYE激活到低電平。
在周期C2中，外部總線BUSE將外部讀信號/RDE激活到低電平。隨 著該激活，控制單元CU將外部就緒信號/RDYE去激活到高電平，并將緩 沖器單元BU (門電路GR)的選擇信號/SELR激活到低電平。相應地，門 電路GR將讀緩沖器BUFR的被設置為D (A)的輸出信號輸出為外部數(shù) 據(jù)信號DE[15:0](圖6 (C2))。然后，外部總線BUSE在外部就緒信號 /RDYE被去激活后，將外部讀信號/RDE去激活到高電平。此后，控制單 元CU將外部就緒信號/RDYE激活到低電平。
由于內(nèi)部資源RSC2中的寄存器的數(shù)據(jù)寬度為16位，外部總線BUSE 自然應當能夠在不利用讀緩沖器BUFR或?qū)懢彌_器BUFW的情況下，在 一個周期內(nèi)完成對內(nèi)部資源RSC2中的寄存器的訪問。然而，在圖1的半 導體器件DEV中，外部總線BUSE總是需要兩個周期來完成對內(nèi)部資源 RSC2中的寄存器的訪問，從而導致產(chǎn)生一個不必要的周期。
此后，當外部總線BUSE將相同的數(shù)據(jù)(例如，所有位都為"0"的 數(shù)據(jù))寫向內(nèi)部資源RSC1中的所有寄存器時，外部訪問效率非常低，這 是因為在對每個寄存器的每次訪問時，需要一個周期來將數(shù)據(jù)存儲到寫緩 沖器BUFW中。
本發(fā)明的一個目的在于提高下述半導體器件中的外部訪問效率該半 導體器件中一同安裝有兩種內(nèi)部資源，第一種內(nèi)部資源具有數(shù)據(jù)寬度大于 外部總線數(shù)據(jù)寬度的寄存器，第二種內(nèi)部資源具有數(shù)據(jù)寬度與外部總線數(shù) 據(jù)寬度相同的寄存器。
在本發(fā)明的一個方面中， 一種半導體器件包括內(nèi)部總線、第一內(nèi)部資 源、第二內(nèi)部資源和總線接口電路。內(nèi)部總線具有比外部總線的數(shù)據(jù)寬度 大的數(shù)據(jù)寬度。第一內(nèi)部資源具有第一寄存器，第一寄存器具有與內(nèi)部總
線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可經(jīng)由內(nèi)部總線從外部總線被訪問。 第二內(nèi)部資源具有第二寄存器，第二寄存器具有與外部總線的數(shù)據(jù)寬度相 同的數(shù)據(jù)寬度，并且可經(jīng)由內(nèi)部總線從外部總線被訪問?？偩€接口電路實 現(xiàn)外部總線和內(nèi)部總線之間的數(shù)據(jù)傳輸操作(即，連接外部總線和內(nèi)部總 線)。總線接口電路包括寫緩沖器和讀緩沖器，寫緩沖器和讀緩沖器都具 有與外部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可從外部總線被訪問。
當外部總線對第一寄存器進行寫訪問時，總線接口電路利用對寫緩沖 器的外部總線寫訪問，實現(xiàn)從外部總線到內(nèi)部總線的數(shù)據(jù)傳輸操作，并且 當外部總線對第一寄存器進行讀訪問時，總線接口電路利用對讀緩沖器的 外部總線讀訪問，實現(xiàn)從內(nèi)部總線到外部總線的數(shù)據(jù)傳輸操作。當外部總 線對第二寄存器進行寫訪問時，總線接口電路實現(xiàn)從外部總線到內(nèi)部總線
的數(shù)據(jù)傳輸操作，而不使用對寫緩沖器的外部總線寫訪問，并且當外部總 線對第二寄存器進行讀操作時，總線接口電路實現(xiàn)從內(nèi)部總線到外部總線
的數(shù)據(jù)傳輸操作，而不使用對讀緩沖器的外部總線讀訪問。
具體而言，當外部總線對第一寄存器進行寫訪問時，在通過對寫緩沖 器的外部總線寫訪問將從外部總線提供的數(shù)據(jù)存儲在寫緩沖器中之后，總 線接口電路立即在下一個周期中將從外部總線提供的數(shù)據(jù)和寫緩沖器中的 數(shù)據(jù)傳輸?shù)絻?nèi)部總線，作為用于第一寄存器的寫數(shù)據(jù)。當外部總線對第一 寄存器進行讀訪問時，在將從內(nèi)部總線提供的第一寄存器中的一部分讀數(shù) 據(jù)傳輸?shù)酵獠靠偩€，并且將從內(nèi)部總線提供的第一寄存器中的其余讀數(shù)據(jù) 存儲在讀緩沖器中之后，總線接口電路通過對讀緩沖器的外部總線讀訪 問，在下一個周期中將讀緩沖器中的數(shù)據(jù)傳輸?shù)酵獠靠偩€。當外部總線對 第二寄存器進行寫訪問時，總線接口電路將從外部總線提供的數(shù)據(jù)傳輸?shù)?內(nèi)部總線，作為用于第二寄存器的寫數(shù)據(jù)，而不使用寫緩沖器。當外部總 線對第二寄存器進行讀訪問時，總線接口電路將從內(nèi)部總線提供的第二寄 存器中的讀數(shù)據(jù)傳輸?shù)酵獠靠偩€，而不使用讀緩沖器。
此外，當?shù)谝粌?nèi)部資源包括多個第一寄存器，并且外部總線針對相同 的數(shù)據(jù)對多個第一寄存器進行寫訪問時，在通過第一周期中對寫緩沖器的 外部總線寫訪問將從外部總線提供的數(shù)據(jù)存儲在寫緩沖器中之后，總線接
口電路立即在隨后的周期中將從外部總線提供的數(shù)據(jù)和寫緩沖器中的數(shù)據(jù) 傳輸?shù)絻?nèi)部總線，作為要被訪問的第一寄存器的寫數(shù)據(jù)。優(yōu)選地，所述總 線接口電路包括充當寫緩沖器和所述讀緩沖器兩者的讀寫緩沖器。
根據(jù)上述半導體器件，總線接口電路中的寫緩沖器和讀緩沖器可從外 部總線被訪問，并且對寫緩沖器(讀緩沖器)的外部總線寫訪問(讀訪 問)僅用在對第一寄存器的外部總線寫訪問(讀訪問)期間，從而使得對 第二寄存器的外部總線寫訪問(讀訪問)可以在一個周期中完成。此外，
當?shù)谝粌?nèi)部資源包括多個第一寄存器，并且外部總線針對相同的數(shù)據(jù)對多 個第一寄存器進行寫訪問時，數(shù)據(jù)僅在第一周期中被存儲在寫緩沖器中，
從而針對相同數(shù)據(jù)對多個第一寄存器的外部總線寫訪問可以在較少的周期 中完成。因此，外部訪問可以在最少數(shù)目的周期中完成，這可以較大地提 高外部訪問的效率。
關翻
結(jié)合附圖閱讀下面的詳細描述，本發(fā)明的性質(zhì)、原理和用途將變的更 清楚，附圖中相似的部分由相同的標號標識，其中
圖1是示出了傳統(tǒng)半導體器件的框圖2A和圖2B是示出了半導體器件中的內(nèi)部資源的寄存器映射的示例 性示圖3是示出了在傳統(tǒng)半導體器件中外部寫訪問期間的操作的時序圖； 圖4是示出了在傳統(tǒng)半導體器件中外部寫訪問期間的數(shù)據(jù)流的示例性
圖5是示出了在傳統(tǒng)半導體器件中外部讀訪問期間的操作的時序圖;
圖7是示出了本發(fā)明第一實施例的框圖8是示出了在圖7的半導體器件中外部寫訪問期間的操作的時序
圖9是示出了在圖7的半導體器件中外部寫訪問期間的數(shù)據(jù)流的示例
圖6是示
性示圖；圖10是示出了在圖7的半導體器件中外部讀訪問期間的操作的時序圖；圖11是示出了在圖7的半導體器件中外部讀訪問期間的數(shù)據(jù)流的示 例性示圖；以及圖12是示出了本發(fā)明第二實施例的框圖。
具體實施方式
在下文中，將利用


本發(fā)明的實施例。圖7示出了本發(fā)明第一 實施例。下面說明圖7，其中與圖1中說明的元件相同的元件使用與圖1 中相同的符號，并且省略對它們的詳細描述。圖7的半導體器件DEVa是 通過用總線接口電路BIFa替換圖1的半導體器件DEV中的總線接口電路 BIF構(gòu)成的?？偩€接口電路BIFa包括控制單元CUa和緩沖器單元BU。注意，在半 導體器件DEVa中，緩沖器單元BU的寫緩沖器BUFW被分配了地址P， 并且可從外部總線BUSE訪問。此外，緩沖器單元BU的讀緩沖器BUFR 被分配了地址Q，并且可從外部總線BUSE訪問。控制單元CUa與控制單 元CU基本上相同。通過圖8到圖11的說明將清楚控制單元CUa和控制 單元CU之間的差別。圖8示出了在圖7的半導體器件中外部寫訪問期間的操作。圖9示出 了在圖7的半導體器件中外部寫訪問期間的數(shù)據(jù)流。注意，圖8中的操作 是以下操作從外部總線BUSE到內(nèi)部資源RSC1中的被分配了地址A的 寄存器的寫訪問期間(周期Cl、 C2)的操作，以及從外部總線BUSE到 內(nèi)部資源RSC2中的被分配了地址M的寄存器的寫訪問期間(周期C3) 的操作。此外，在圖9中，標為(Cl)的粗箭頭示出了圖8的周期Cl中 的數(shù)據(jù)流，標為(C2)的粗箭頭示出了圖8中的周期C2中的數(shù)據(jù)流，并 且標為(C3)的粗箭頭示出了圖8中的周期C3中的數(shù)據(jù)流。在周期Cl中，外部總線BUSE將外部地址信號ADE設置為地址P， 并將外部數(shù)據(jù)信號DE[15:0]設置為數(shù)據(jù)D (A),并且將外部寫信號/WRE
激活到低電平。隨之，控制單元CUa將外部就緒信號/RDYE去激活到高 電平，并且將緩沖器單元BU (寫緩沖器BUFW)的緩沖器寫信號WRBW 激活到高電平。相應地，寫緩沖器BUFW接受被設置為數(shù)據(jù)D (A)的外 部數(shù)據(jù)信號DE[15:0](圖9 (Cl))。然后，外部總線BUSE將外部寫信 號/WRE去激活到高電平，此后，控制單元CUa將外部就緒信號/RDYE激 活到低電平。在周期C2中，外部總線BUSE將外部地址信號ADE設置為地址A+ 2，并將外部數(shù)據(jù)信號DE[15:0]設置為數(shù)據(jù)D (A+2)，并且將外部寫信 號/WRE激活到低電平。隨之，控制單元CUa將內(nèi)部地址信號ADI設置為 地址A+2，并將內(nèi)部寫信號/WRI激活到低電平，并且將緩沖器BU (門 電路GW)的選擇信號/SELW激活到低電平。相應地，門電路GW將寫緩 沖器BUFW的被設置為D (A)的輸出信號輸出為內(nèi)部數(shù)據(jù)信號DI[31:16] (圖9 (C2))。同時，緩沖器單元BU將被設置為數(shù)據(jù)D (A+2)的外 部數(shù)據(jù)信號DE[15:0]輸出為內(nèi)部數(shù)據(jù)信號DI[15:0](圖9 (C2))。相應 地，內(nèi)部總線BUSI將數(shù)據(jù)D (A) 、 D (A+2)寫到內(nèi)部資源RSC1屮被 分配了地址A的寄存器。與此對應，內(nèi)部總線BUSI將內(nèi)部就緒信號 /RDYI去激活到高電平。隨之，控制單元CUa將外部就緒信號/RDYE去 激活到高電平，然后將內(nèi)部寫信號/WRI去激活到高電平。此外，在外部 就緒信號/RDYE被去激活后，外部總線BUSE將外部寫信號/WRE去激活 到高電平。然后，控制單元CUa將外部就緒信號/RDYE激活到低電平。在周期C3中，外部總線BUSE將外部地址信號ADE設置為地址M+ 2，并將外部數(shù)據(jù)信號DE[15:0]設置為數(shù)據(jù)D (M+2)，并且將外部寫信 號/WRE激活到低電平。隨之，控制單元CUa將內(nèi)部地址信號ADI設置為 地址A+2，并將內(nèi)部寫信號/WRI激活到低電平。同時，緩沖器單元BU 將被設置為數(shù)據(jù)D (M+2)的外部數(shù)據(jù)信號DE[15:0]輸出為內(nèi)部數(shù)據(jù)信號 DI[15:0](圖9 (C3))。相應地，內(nèi)部總線BUSI將數(shù)據(jù)D (M+2)寫 到內(nèi)部資源RSC2中被分配了地址M的寄存器。與此對應，內(nèi)部總線 BUSI將內(nèi)部就緒信號/RDYI去激活到高電平。隨之，控制單元CUa將外 部就緒信號/RDYE去激活到高電平，然后將內(nèi)部寫信號/WRI去激活到高
電平。此外，在外部就緒信號/RDYE被去激活后，夕卜部總線BUSE將外部 寫信號/WRE去激活到高電平。然后，控制單元CUa將外部就緒信號 /RDYE激活到低電平。圖IO示出了在圖7的半導體器件中外部讀訪問期間的操作。圖11示 出了在圖7的半導體器件中外部讀訪問期間的數(shù)據(jù)流。注意，圖10中的 操作是以下操作從外部總線BUSE到內(nèi)部資源RSC1中的被分配了地址 A的寄存器的讀訪問期間(周期C1、 C2)的操作，以及從外部總線BUSE 到內(nèi)部資源RSC2中的被分配了地址M的寄存器的讀訪問期間(周期 C3)的操作。此外，在圖11中，標為(Cl)的粗箭頭示出了圖IO的周期 Cl中的數(shù)據(jù)流，標為(C2)的粗箭頭示出了圖10中的周期C2中的數(shù)據(jù) 流，并且標為(C3)的粗箭頭示出了圖10中的周期C3中的數(shù)據(jù)流。在周期Cl中，外部總線BUSE將外部地址信號ADE設置為地址A， 并將外部讀信號/RDE激活到低電平。相應地，控制單元CUa將內(nèi)部地址 信號ADI設置為地址A，并將內(nèi)部讀信號/RDI.激活到低電平。隨之，在 將內(nèi)部就緒信號/RDYI去激活到高電平后，內(nèi)部總線BUSI從內(nèi)部資源 RSC1中被分配了地址A的寄存器讀數(shù)據(jù)D (A) 、 D (A+2)，并將內(nèi) 部數(shù)據(jù)信號DI[31:16]、 DI[15:0]設置為D (A) 、 D (A+2)。此后，控制 單元CUa將外部就緒信號/RDYE去激活到高電平，并將緩沖器單元BU(讀緩沖器BUFR)的緩沖器寫信號WRBR激活到高電平。隨之，讀緩沖 器BUFR接受被設置為數(shù)據(jù)D (A)的內(nèi)部數(shù)據(jù)信號DI[31:16](圖11(Cl))。同時，緩沖器單元BU將被設置為D (A+2)的內(nèi)部數(shù)據(jù)信號 DI[15:0]輸出為外部數(shù)據(jù)信號DE[15:0](圖11 (Cl))。然后，控制單元 CUa將內(nèi)部讀信號/RDI去激活到高電平，并且此后，內(nèi)部總線BUSI將內(nèi) 部就緒信號/RDYI激活到低電平。此外，在外部就緒信號/RDYE被去激活 后，外部總線BUSE將外部讀信號/RDE去激活到高電平。此后，控制單 元CUa將外部就緒信號/RDYE激活到低電平。在周期C2中，外部總線BU犯將外部地址信號ADE設置為地址Q， 并將外部讀信號/RDE激活到低電平。相應地，控制單元CUa將外部就緒 信號/RDYE去激活到髙電平，并將緩沖器單元BU (門電路GR)的選擇
信號/SELR激活到低電平。隨之，門電路GR將讀緩沖器BUFR的被設置 為D (A)的輸出信號輸出為外部數(shù)據(jù)信號DE[15:0](圖11 (C2))。然 后，在外部就緒信號/RDYE被去激活后，外部總線BUSE將外部讀信號 /RDE去激活到髙電平。此后，控制單元CUa將外部就緒信號/RDYE激活 到低電平。在周期C3中，外部總線BUSE將外部地址信號ADE設置為地址M+ 2，并將外部讀信號/RDE激活到低電平。相應地，控制單元CUa將內(nèi)部地 址信號ADI設置為M+2,并將內(nèi)部讀信號/RDI激活到低電平。隨之，在 將內(nèi)部就緒信號/RDYI去激活到高電平后，內(nèi)部總線BUSI從內(nèi)部資源 RSC2中被分配了地址M的寄存器讀數(shù)據(jù)D (M+2)，并將內(nèi)部數(shù)據(jù)信號 DI[15:0]設置為數(shù)據(jù)D (M+2)。此后，控制單元CUa將外部就緒信號 /RDYE去激活到高電平。同時，緩沖器單元BU將被設置為數(shù)據(jù)D (M + 2)的內(nèi)部數(shù)據(jù)信號DI[15:0]輸出為外部數(shù)據(jù)信號DE[15:0](圖11 (C3))。然后，控制單元CUa將內(nèi)部讀信號/RDI去激活到高電平，并 且此后，內(nèi)部總線BUSI將內(nèi)部就緒信號/RDYI激活到低電平。另外，在 外部就緒信號/RDYE被去激活后，外部總線BUSE將外部讀信號/RDE去 激活到高電平。此后，控制單元CUa將外部就緒信號/RDYE激活到低電 平。在上述第一實施例中，總線接口電路BIFa中的寫緩沖器BUFW和讀 緩沖器BUFR可從外部總線BUSE訪問，并且從外部總線BUSE到寫緩沖 器BUFW (讀緩沖器BUFR)的寫訪問(讀訪問)僅用在從外部總線 BUSE到內(nèi)部資源RSC1中的寄存器的寫訪問(讀訪問)期間，從而使得 從外部總線BUSE到內(nèi)部資源RSC2中的寄存器的寫訪問(讀訪問)可以 用一個周期完成。此外，在將相同數(shù)據(jù)寫到內(nèi)部資源RSC1中的多個寄存 器時，數(shù)據(jù)可以僅用第一周期被寫到寫緩沖器BUFW，從而使得從外部總 線BUSE到內(nèi)部資源RSC1中的多個寄存器的相同數(shù)據(jù)的寫訪問可以在較 少的周期中完成。因此，外部訪問可以用最少數(shù)目的周期完成，這可以較 大地提高外部訪問的效率。圖12示出了本發(fā)明的第二實施例。下面說明圖12，對于與圖1和圖 7中說明的元件相同的元件使用與圖1和圖7中相同的符號，并且省略對 它們的詳細描述。圖12的半導體器件DEVb是通過用總線接口電路BIFb 替換圖7的半導體器件DEVa中的總線接口電路BIFa構(gòu)成的?？偩€接口電 路BIFb包括控制單元CUa和緩沖器單元BUa。緩沖器單元BUa通過用讀 寫緩沖器BUFRW替換緩沖器單元BU中的寫緩沖器BUFW和讀緩沖器 BUFR而構(gòu)成。讀寫緩沖器BUFRW既充當寫緩沖器BUFW又充當讀緩沖 器BUFR。由于在外部總線BUSE的寫訪問和讀訪問之間沒有競爭，所以 即使當讀寫緩沖器BUFRW被設置來替換寫緩沖器BUFW和讀緩沖器 BUFR時，外部訪問也不會喪失正常性。在上述第二實施例中，可以獲得與第一實施例相同的效果。此外，在 第二實施例中，讀寫緩沖器BUFRW實現(xiàn)寫緩沖器BUFW和讀緩沖器 BUFR兩者的功能，從而與總線接口電路BIFa相比，可以縮小總線接口電 路BIFb的電路大小，這可以有助于減小半導體器件DEVb的大小。
權利要求
1.一種半導體器件，包括內(nèi)部總線，所述內(nèi)部總線的數(shù)據(jù)寬度大于外部總線的數(shù)據(jù)寬度；具有第一寄存器的第一內(nèi)部資源，所述第一寄存器具有與所述內(nèi)部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可經(jīng)由所述內(nèi)部總線從所述外部總線被訪問；具有第二寄存器的第二內(nèi)部資源，所述第二寄存器具有與所述外部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可經(jīng)由所述內(nèi)部總線從所述外部總線被訪問；以及總線接口電路，所述總線接口電路實現(xiàn)所述外部總線和所述內(nèi)部總線之間的數(shù)據(jù)傳輸操作，其中所述總線接口電路包括寫緩沖器和讀緩沖器，所述寫緩沖器和讀緩沖器都具有與所述外部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可從所述外部總線被訪問；當所述外部總線對所述第一寄存器進行寫訪問時，所述總線接口電路使用對所述寫緩沖器的外部總線寫訪問來實現(xiàn)從所述外部總線到所述內(nèi)部總線的數(shù)據(jù)傳輸操作，并且當所述外部總線對所述第一寄存器進行讀訪問時，所述總線接口電路使用對所述讀緩沖器的外部總線讀訪問來實現(xiàn)從所述內(nèi)部總線到所述外部總線的數(shù)據(jù)傳輸操作；并且當所述外部總線對所述第二寄存器進行寫訪問時，所述總線接口電路實現(xiàn)從所述外部總線到所述內(nèi)部總線的數(shù)據(jù)傳輸操作，而不使用對所述寫緩沖器的外部總線寫訪問，并且當所述外部總線對所述第二寄存器進行讀訪問時，所述總線接口電路實現(xiàn)從所述內(nèi)部總線到所述外部總線的數(shù)據(jù)傳輸操作，而不使用對所述讀緩沖器的外部總線讀訪問。
2. 根據(jù)權利要求1所述的半導體器件，其中當所述外部總線對所述第一寄存器進行寫訪問時，在通過對所述寫緩 沖器的外部總線寫訪問將從所述外部總線提供的數(shù)據(jù)存儲在所述寫緩沖器 中之后，所述總線接口電路立即在下一個周期中將從所述外部總線提供的 數(shù)據(jù)和所述寫緩沖器中的數(shù)據(jù)傳輸?shù)剿鰞?nèi)部總線作為用于所述第一寄存器的寫數(shù)據(jù)；并且當所述外部總線對所述第一寄存器進行讀訪問時，在將從所迷內(nèi)都總 線提供的所述第一寄存器中的一部分讀數(shù)據(jù)傳輸?shù)剿鐾獠靠偩€，并且將 從所述內(nèi)部總線提供的所述第一寄存器中的其余讀數(shù)據(jù)存儲在所述讀緩沖 器中之后，所述總線接口電路通過對所述讀緩沖器的外部總線讀訪問，在 下一個周期中將所述讀緩沖器中的數(shù)據(jù)傳輸?shù)剿鐾獠靠偩€。
3. 根據(jù)權利要求1所述的半導體器件，其中當所述外部總線對所述第二寄存器進行寫訪問時，所述總線接口電路 將從所述外部總線提供的數(shù)據(jù)傳輸?shù)剿鰞?nèi)部總線作為用于所述第二寄存 器的寫數(shù)據(jù)，而不使用所述寫緩沖器；并且當所述外部總線對所述第二寄存器進行讀訪問時，所述總線接口電路 將從所述內(nèi)部總線提供的所述第二寄存器中的讀數(shù)據(jù)傳輸?shù)剿鐾獠靠?線，而不使用所述讀緩沖器。
4. 根據(jù)權利要求1所述的半導體器件，其中 所述第一內(nèi)部資源包括多個第一寄存器；并且當所述外部總線針對相同的數(shù)據(jù)對所述多個第一寄存器進行寫訪問 時，在通過第一周期中對所述寫緩沖器的外部總線寫訪問將從所述外部總 線提供的數(shù)據(jù)存儲在所述寫緩沖器中之后，所述總線接口電路立即在隨后 的周期中將從所述外部總線提供的數(shù)據(jù)和所述寫緩沖器中的數(shù)據(jù)傳輸?shù)剿?述內(nèi)部總線作為要被訪問的所述第一寄存器的寫數(shù)據(jù)。
5. 根據(jù)權利要求1所述的半導體器件，其中所述總線接口電路包括讀寫緩沖器，所述讀寫緩沖器充當所述寫緩沖 器和所述讀緩沖器兩者。
6. —種用于半導體器件的總線連接方法，所述半導體器件包括內(nèi)部總 線、具有第一寄存器的第一內(nèi)部資源和具有第二寄存器的第二內(nèi)部資源，所述內(nèi)部總線的數(shù)據(jù)寬度大于外部總線的數(shù)據(jù)寬度，所述第一寄存器具有 與所述內(nèi)部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可經(jīng)由所述內(nèi)部總線從 所述外部總線被訪問，所述第二寄存器具有與所述外部總線的數(shù)據(jù)寬度相 同的數(shù)據(jù)寬度，并且可經(jīng)由所述內(nèi)部總線從所述外部總線被訪問，所述方 法用于連接所述外部總線和所述內(nèi)部總線，所述方法包括以下步驟在所述外部總線和所述內(nèi)部總線之間設置寫緩沖器和讀緩沖器，所述 寫緩沖器和讀緩沖器都具有與所述外部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度， 并且可從所述外部總線被訪問；當所述外部總線對所述第一寄存器進行寫訪問時，使用對所述寫緩沖 器的外部總線寫訪問來實現(xiàn)從所述外部總線到所述內(nèi)部總線的數(shù)據(jù)傳輸操 作，并且當所述外部總線對所述第一寄存器進行讀訪問時，使用對所述讀 緩沖器的外部總線讀訪問來實現(xiàn)從所述內(nèi)部總線到所述外部總線的數(shù)據(jù)傳 輸操作；以及當所述外部總線對所述第二寄存器進行寫訪問時，實現(xiàn)從所述外部總 線到所述內(nèi)部總線的數(shù)據(jù)傳輸操作，而不使用對所述寫緩沖器的外部總線 寫訪問，并且當所述外部總線對所述第二寄存器進行讀訪問時，實現(xiàn)從所 述內(nèi)部總線到所述外部總線的數(shù)據(jù)傳輸操作，而不使用對所述讀緩沖器的 外部總線讀訪問。
7. 根據(jù)權利要求6所述的總線連接方法，還包括以下步驟當所述外部總線對所述第一寄存器進行寫訪問時，在通過對所述寫緩 沖器的外部總線寫訪問將從所述外部總線提供的數(shù)據(jù)存儲在所述寫緩沖器 中之后，立即在下一個周期中將從所述外部總線提供的數(shù)據(jù)和所述寫緩沖器中的數(shù)據(jù)傳輸?shù)剿鰞?nèi)部總線作為用于所述第一寄存器的寫數(shù)據(jù)；以及 當所述外部總線對所述第一寄存器進行讀訪問時，在將從所述內(nèi)部總 線提供的所述第一寄存器中的一部分讀數(shù)據(jù)傳輸?shù)剿鐾獠靠偩€，并且將 從所述內(nèi)部總線提供的所述第一寄存器中的其余讀數(shù)據(jù)存儲在所述讀緩沖 器中之后，通過對所述讀緩沖器的外部總線讀訪問，在下一個周期中將所 述讀緩沖器中的數(shù)據(jù)傳輸?shù)剿鐾獠靠偩€。
8. 根據(jù)權利要求6所述的總線連接方法，還包括以下步驟-當所述外部總線對所述第二寄存器進行寫訪問時，將從所述外部總線提供的數(shù)據(jù)傳輸?shù)剿鰞?nèi)部總線作為用于所述第二寄存器的寫數(shù)據(jù)，而不 使用所述寫緩沖器；以及 當所述外部總線對所述第二寄存器進行讀訪問時，將從所述內(nèi)部總線 提供的所述第二寄存器中的讀數(shù)據(jù)傳輸?shù)剿鐾獠靠偩€，而不使用所述讀 緩沖器。
9. 根據(jù)權利要求6所述的總線連接方法，還包括以下步驟 當所述第一內(nèi)部資源包括多個第一寄存器時，當所述外部總線針對相同的數(shù)據(jù)對所述多個第一寄存器進行寫訪問時，在通過第一周期中對所述 寫緩沖器的外部總線寫訪問將從所述外部總線提供的數(shù)據(jù)存儲在所述寫緩 沖器中之后，立即在隨后的周期中將從所述外部總線提供的數(shù)據(jù)和所述寫 緩沖器中的數(shù)據(jù)傳輸?shù)剿鰞?nèi)部總線作為要被訪問的所述第一寄存器的寫 數(shù)據(jù)。
10. 根據(jù)權利要求6所述的總線連接方法，還包括以下步驟 在所述外部總線和所述內(nèi)部總線之間設置讀寫緩沖器，所述讀寫緩沖器充當所述寫緩沖器和所述讀緩沖器兩者。
全文摘要
本發(fā)明提供了一種半導體器件和總線連接方法。第一內(nèi)部資源具有第一寄存器，第一寄存器可經(jīng)由內(nèi)部總線從外部總線被訪問，并且具有與內(nèi)部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，其中內(nèi)部總線的數(shù)據(jù)寬度大于外部總線的數(shù)據(jù)寬度。第二內(nèi)部資源具有第二寄存器，第二寄存器具有與外部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度，并且可經(jīng)由內(nèi)部總線從外部總線被訪問?？偩€接口電路實現(xiàn)外部總線和內(nèi)部總線之間的數(shù)據(jù)傳輸操作?？偩€接口電路包括寫緩沖器和讀緩沖器，寫緩沖器和讀緩沖器具有與外部總線的數(shù)據(jù)寬度相同的數(shù)據(jù)寬度并且可從外部總線被訪問。
文檔編號G06F13/40GK101127019SQ20061017323
公開日2008年2月20日 申請日期2006年12月30日 優(yōu)先權日2006年8月18日
發(fā)明者石塚正則, 細井俊男 申請人:富士通株式會社