專(zhuān)利名稱(chēng)：：支持混合式存儲(chǔ)器的主板的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種計(jì)算機(jī)主板，特別涉及一種可彈性支持雙倍資料速率2(DoubleDataRate2,簡(jiǎn)稱(chēng)DDR2)存儲(chǔ)器及雙倍資料速率3(DoubleDataRate3，簡(jiǎn)稱(chēng)DDR3)存儲(chǔ)器的主板。
背景技術(shù)：
：現(xiàn)在的一般個(gè)人計(jì)算機(jī)主板上，除了有中央處理器，控制芯片組及可供安裝外接卡的插槽外，還有若千用于安裝存儲(chǔ)器的連接器。用戶(hù)可以根據(jù)需要，安裝不同數(shù)量的存儲(chǔ)器。隨著存儲(chǔ)器制造技術(shù)的快速發(fā)展，DDR3存儲(chǔ)器因其在功耗及速度方面更強(qiáng)的性能將成為未來(lái)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的主要潮流。然而，從目前普遍使用的DDR2存儲(chǔ)器轉(zhuǎn)換至DDR3存儲(chǔ)器仍需要一定的過(guò)渡期。但由于DDR2和DDR3存儲(chǔ)器的操作電壓不同，DDR2存儲(chǔ)器的操作電壓VDD=1.8V,VTT=0.9V,而DDR3存儲(chǔ)器的操作電壓VDD=1.5V，VTT=0.75V。因而，目前在主板的設(shè)計(jì)上，仍無(wú)一款主板可同時(shí)支持DDR2及DDR3存儲(chǔ)器。因此，如何提供一種計(jì)算機(jī)主板，可支持不同規(guī)格的存儲(chǔ)器，即為業(yè)界急需解決的i果題。
發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種可彈性支持不同類(lèi)型存儲(chǔ)器的主板。一種支持混合式存儲(chǔ)器的主板，包括一第一連接器、一第二連接器、一與所述第一連接器及所述第二連接器電連接的電壓調(diào)節(jié)電路及一與所述電壓調(diào)節(jié)電路連接的串行存在偵測(cè)單元，所述第一連接器用以安裝一第一類(lèi)型存儲(chǔ)器，所述第二連接器用以安裝一第二類(lèi)型存儲(chǔ)器，所述第一及第二類(lèi)型存儲(chǔ)器選擇安裝于所述主板上，所述串行存在偵測(cè)單元用以判別安裝在所述主板上的存儲(chǔ)器類(lèi)型，所述電壓調(diào)節(jié)電路根據(jù)所述串行存在偵測(cè)單元偵測(cè)到的安裝在主板上的存儲(chǔ)器類(lèi)型為存儲(chǔ)器提供適合的工作電壓。上述支持混合式存儲(chǔ)器的主板上的串行存在偵測(cè)單元可自動(dòng)偵測(cè)安裝在所述主板上的存儲(chǔ)器類(lèi)型，并通過(guò)電壓調(diào)節(jié)電路提供適合的電壓，使同一主板可彈性支持不同類(lèi)型的存儲(chǔ)器，滿(mǎn)足不同用戶(hù)的需求。下面結(jié)合附圖及較佳實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述圖1是本發(fā)明支持混合式存儲(chǔ)器的主板較佳實(shí)施方式的原理圖。具體實(shí)施例方式參考圖1,一種支持混合式存儲(chǔ)器的主板包括一串行存在偵測(cè)單元(serialpresencedetect,簡(jiǎn)稱(chēng)SPD)10、一電壓調(diào)節(jié)電路20、一第一連接器30及一第二連接器40。所述第一連接器30用以安裝DDR2存儲(chǔ)器，所述第二連接器40用以安裝DDR3存儲(chǔ)器。同一時(shí)間在所述主板上只能選擇安裝一種類(lèi)型的存儲(chǔ)器。所述SPD10是一組關(guān)于存儲(chǔ)器的配置信息，如速度、容量、電壓與行、列地址帶寬等，它們存放在一個(gè)容量為256字節(jié)的電^t除可編程只讀存儲(chǔ)器(ElectricallyErasableProgrammableReadOnlyMemory,EEPROM)中?？梢愿鶕?jù)DDR2存儲(chǔ)器和DDR3存儲(chǔ)器在任何一個(gè)SPDByte(字節(jié))中的差異判定所使用的存儲(chǔ)器類(lèi)型。表1列出DDR2和DDR3存儲(chǔ)器在SPDByte2中每一比特(bit)對(duì)應(yīng)的數(shù)值。表1<table>tableseeoriginaldocumentpage5</column></row><table>所述電壓調(diào)節(jié)器20包括一控制器22、一濾波器24、一線(xiàn)性穩(wěn)壓器26及一反饋偏壓電路28。所述反饋偏壓電路28包括兩個(gè)場(chǎng)效應(yīng)晶體管Ql、Q2，兩電阻R1、R2，及一反饋電阻R3。所述場(chǎng)效應(yīng)晶體管Q1為PMOS場(chǎng)效應(yīng)晶體管、所述場(chǎng)效應(yīng)晶體管Q2為NMOS場(chǎng)效應(yīng)晶體管。所述兩場(chǎng)效應(yīng)晶體管Ql及Q2的柵極相連并與所述SPD10連接，所述場(chǎng)效應(yīng)晶體管Ql的源極與所述場(chǎng)效應(yīng)晶體管Q2的漏極連接并與所述控制器22的反饋引腳連接，所述控制器22反饋引腳端的反饋電壓Vfb在本實(shí)施方式中設(shè)定為0.6V。所述場(chǎng)效應(yīng)晶體管Ql的源極與所述場(chǎng)效應(yīng)晶體管Q2的漏極間的節(jié)點(diǎn)還與所述反饋電阻R3的一端相連。所述場(chǎng)效應(yīng)晶體管Q1的漏極通過(guò)所述電阻R1接地，所述場(chǎng)效應(yīng)晶體管Q2的源極通過(guò)所述電阻R2接地。所述電阻R1、R2的阻值分別為1.65千歐姆、2.2千歐姆，所述反饋電阻R3的阻值為3.3千歐姆。所述場(chǎng)效應(yīng)晶體管Ql及Q2的導(dǎo)通截止?fàn)顟B(tài)由SPD10中的Bit0和Bitl的值決定。所述控制器22的輸出端與所述濾波器24的輸入端連接，所述濾波器24的輸出端輸出電壓VDD，所述濾波器24的輸出端與所述反饋偏壓電路28的反饋電阻R3的另一端連接，所述電壓VDD傳送給所述線(xiàn)性穩(wěn)壓器26,并經(jīng)所述線(xiàn)性穩(wěn)壓器26轉(zhuǎn)換為電壓VTT分別提供給所述第一連接器30及所述第二連接器40。所述濾波器24的輸出端還直接與所述第一連接器30及所述第二連接器40連接向所述連接器30、40輸出電壓VDD。當(dāng)在所述第一連接器30上安裝DDR2存儲(chǔ)器，所述第二連接器40空接，計(jì)算機(jī)系統(tǒng)開(kāi)機(jī)時(shí)，基本輸入輸出系統(tǒng)(BIOS)讀取SPD10中的信息，SPDByte2中bit0和bitl的值為00,判定第一連接器30上安裝DDR2存儲(chǔ)器，故場(chǎng)效應(yīng)晶體管Ql導(dǎo)通，所述電阻Rl接入電路，因?yàn)榉答伷珘弘娐?8必須將所述控制器22反饋引腳端的反饋電壓V化調(diào)整至控制器22反饋引腳的設(shè)定值0.6V，根據(jù)Vfb與VDD的分壓公式VDD-Vfb，R3+Rl)/Rl，計(jì)算得VDD為1.8V,故控制器22將輸出電壓調(diào)整為1.8V,并通過(guò)濾波器24濾波輸出，VDD分別直接提供給所述反饋偏壓電路28及安裝在第一連接器30上的DDR2存儲(chǔ)器，VDD又通過(guò)線(xiàn)性穩(wěn)壓器26轉(zhuǎn)換成VTT(0.9V)提供給DDR2存儲(chǔ)器。當(dāng)在所述第二連接器40上安裝DDR3存儲(chǔ)器，所述第一連接器30空接，計(jì)算機(jī)系統(tǒng)開(kāi)機(jī)時(shí)基本輸入輸出系統(tǒng)(BIOS)讀取SPD10中的信息，SPDByte2中bit0和bitl的值為11,判定第二連接器40上安裝DDR3存儲(chǔ)器，故場(chǎng)效應(yīng)晶體管Q2導(dǎo)通，所述電阻R2接入電路，因?yàn)榉答伷珘弘娐?8必須將所述控制器22反饋《1腳端的反饋電壓Vfb調(diào)整至設(shè)定值0.6V，根據(jù)Vfb與VDD的分壓公式VDD=Vfb*(R3+R2)/R2,計(jì)算得VDD為1.5V，故控制器22將輸出電壓調(diào)整為1.5V，并通過(guò)濾波器24濾波輸出，VDD分別直接提供給所述反饋偏壓電路28及安裝在第二連接器40上的DDR3存儲(chǔ)器，VDD又通過(guò)線(xiàn)性穩(wěn)壓器26轉(zhuǎn)換成VTT(0.75V)提供DDR3存儲(chǔ)器。在所述支持混合式存儲(chǔ)器的主板上可選擇安裝不同類(lèi)型的存儲(chǔ)器，并根據(jù)SPD偵測(cè)到的不同存儲(chǔ)器規(guī)格，自動(dòng)調(diào)整向存儲(chǔ)器提供合適的電源的電壓值，在存儲(chǔ)器換代時(shí)，尤其在DDR2存儲(chǔ)器轉(zhuǎn)換至DDR3存儲(chǔ)器的過(guò)渡期內(nèi)，提供使用者更大的應(yīng)用彈性。權(quán)利要求1.一種支持混合式存儲(chǔ)器的主板，包括一第一連接器、一第二連接器、一與所述第一連接器及所述第二連接器電連接的電壓調(diào)節(jié)電路及一與所述電壓調(diào)節(jié)電路連接的串行存在偵測(cè)單元，所述第一連接器用以安裝一第一類(lèi)型存儲(chǔ)器，所述第二連接器用以安裝一第二類(lèi)型存儲(chǔ)器，所述第一及第二類(lèi)型存儲(chǔ)器選擇安裝于所述主板上，所述串行存在偵測(cè)單元用以判別安裝在所述主板上的存儲(chǔ)器類(lèi)型，所述電壓調(diào)節(jié)電路根據(jù)所述串行存在偵測(cè)單元偵測(cè)到的安裝在主板上的存儲(chǔ)器類(lèi)型為存儲(chǔ)器提供適合的工作電壓。2.如權(quán)利要求1所述的支持混合式存儲(chǔ)器的主板，其特征在于所述電壓調(diào)節(jié)電路包括一控制器，一反饋偏壓電路，及一濾波器，所述濾波器的輸入端與所述控制器電連接，所述控制器包括一反饋引腳，所述反饋偏壓電路包括一第一場(chǎng)效應(yīng)晶體管及一第二場(chǎng)效應(yīng)晶體管，所述第一及第二場(chǎng)效應(yīng)晶體管的柵極相連并與所述串行存在偵測(cè)單元連接，所述第一場(chǎng)效應(yīng)晶體管的源極與所述第二場(chǎng)效應(yīng)晶體管的漏極連接并與所述控制器的反饋引腳連接，所述第一場(chǎng)效應(yīng)晶體管的漏極通過(guò)一第一電阻接地，所述第二場(chǎng)效應(yīng)晶體管的源極通過(guò)一第二電阻接地，所述第一場(chǎng)效應(yīng)晶體管源極與所述第二場(chǎng)效應(yīng)晶體管漏極的連接點(diǎn)還通過(guò)一反饋電阻分別與所述濾波器的輸出端及所述第一及第二連接器相連。3.如權(quán)利要求2所述的支持混合式存儲(chǔ)器的主板，其特征在于所述電壓調(diào)節(jié)電路還包括一線(xiàn)性穩(wěn)壓器，所述濾波器的輸出端還通過(guò)所述線(xiàn)性穩(wěn)壓器分別與所述第一及第二連接器連接。4.如權(quán)利要求2所述的支持混合式存儲(chǔ)器的主板，其特征在于所述第一場(chǎng)效應(yīng)晶體管為PMOS場(chǎng)效應(yīng)晶體管，所述第二場(chǎng)效應(yīng)晶體管為NMOS場(chǎng)效應(yīng)晶體管。5.如權(quán)利要求2所述的支持混合式存儲(chǔ)器的主板，其特征在于所述第一連接器為DDR2連接器，所述第二連接器為DDR3連接器。6.如權(quán)利要求2所述的支持混合式存儲(chǔ)器的主板，其特征在于所述第一電阻的阻值為1.65千歐姆，所述第二電阻的阻值為2.2千歐姆，所述反饋電阻的阻值為3.3千歐姆。7.如權(quán)利要求2所述的支持混合式存儲(chǔ)器的主板，其特征在于所述控制器的反饋引腳的電壓具有一設(shè)定值，所述設(shè)定值為0.6V。全文摘要一種支持混合式存儲(chǔ)器的主板，包括一第一連接器、一第二連接器、一與所述第一連接器及所述第二連接器電連接的電壓調(diào)節(jié)電路及一與所述電壓調(diào)節(jié)電路連接的串行存在偵測(cè)單元，所述第一連接器用以安裝一第一類(lèi)型存儲(chǔ)器，所述第二連接器用以安裝一第二類(lèi)型存儲(chǔ)器，所述第一及第二類(lèi)型存儲(chǔ)器選擇安裝于所述主板上，所述串行存在偵測(cè)單元用以判別安裝在所述主板上的存儲(chǔ)器類(lèi)型，所述電壓調(diào)節(jié)電路根據(jù)所述串行存在偵測(cè)單元偵測(cè)到的安裝在主板上的存儲(chǔ)器類(lèi)型為存儲(chǔ)器提供適合的工作電壓。上述支持混合式存儲(chǔ)器的主板可彈性支持不同類(lèi)型的存儲(chǔ)器，滿(mǎn)足不同用戶(hù)的需求。文檔編號(hào)G06F3/06GK101174195SQ20061006341公開(kāi)日2008年5月7日申請(qǐng)日期2006年11月1日優(yōu)先權(quán)日2006年11月1日發(fā)明者何敦逸,李政憲,許壽國(guó)申請(qǐng)人:鴻富錦精密工業(yè)(深圳)有限公司;鴻海精密工業(yè)股份有限公司