專利名稱：Cpu頻率調(diào)整電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種CPU參數(shù)調(diào)整電路，尤其涉及一種CPU頻率調(diào)整電路。
背景技術(shù)：
目前的計(jì)算機(jī)系統(tǒng)，其CPU的工作頻率大都是恒定不變的，不管主機(jī)的溫度有多高，或者是負(fù)載電壓電流發(fā)生什么變化，也不論裝載程序的運(yùn)行負(fù)荷，CPU的工作頻率都不會(huì)隨著運(yùn)行情況的變化而改變。
由于計(jì)算機(jī)運(yùn)行時(shí)是一個(gè)動(dòng)態(tài)的系統(tǒng)，其內(nèi)部所執(zhí)行的程序及其電壓、電流都會(huì)隨著系統(tǒng)運(yùn)行時(shí)間、裝載程序大小及資源消耗情況而不斷變化，尤其在圖像數(shù)據(jù)處理及網(wǎng)絡(luò)瀏覽等大數(shù)據(jù)量信息傳遞時(shí)，CPU就必須運(yùn)行在較高的頻率才能滿足程序要求，此時(shí)可適當(dāng)加快CPU的工作頻率，而當(dāng)程序處理完畢時(shí)又需要將工作頻率恢復(fù)正常，以適合正常工作狀態(tài)的需求。
然而目前的計(jì)算機(jī)系統(tǒng)中，缺乏CPU頻率調(diào)整功能，因此不能隨著運(yùn)行環(huán)境的改變而主動(dòng)對(duì)CPU工作頻率進(jìn)行調(diào)整。

發(fā)明內(nèi)容鑒于以上內(nèi)容，有必要提供一種CPU頻率調(diào)整電路，在運(yùn)行環(huán)境變化時(shí)對(duì)CPU的工作頻率進(jìn)行調(diào)整。
一種CPU頻率調(diào)整電路，其包括偵測(cè)電路、電壓比較電路及時(shí)鐘控制電路，所述偵測(cè)電路與計(jì)算機(jī)的CPU電源電路連接，所述偵測(cè)電路還與所述電壓比較電路連接，所述電壓比較電路與所述時(shí)鐘控制電路連接，所述偵測(cè)電路從CPU電源電路獲取CPU的負(fù)載電壓信號(hào)，并將所述負(fù)載電壓信號(hào)放大后傳輸?shù)剿鲭妷罕容^電路，所述電壓比較電路將接收到的電壓信號(hào)與設(shè)定值做比較，并將比較結(jié)果傳輸?shù)剿鰰r(shí)鐘控制電路，調(diào)整CPU的工作頻率。
所述CPU頻率調(diào)整電路的偵測(cè)電路監(jiān)視CPU的負(fù)載狀況，再通過(guò)電壓比較電路及時(shí)鐘控制電路對(duì)CPU的工作頻率進(jìn)行調(diào)整，使CPU的工作頻率隨著運(yùn)行環(huán)境的變化而自動(dòng)調(diào)整，滿足各種運(yùn)行環(huán)境的需要。


下面結(jié)合附圖及較佳實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)描述圖1是本發(fā)明CPU頻率調(diào)整電路較佳實(shí)施方式的電路圖。
具體實(shí)施方式請(qǐng)參閱圖1，一種CPU頻率調(diào)整電路10，其包括偵測(cè)電路12、電壓比較電路14及時(shí)鐘控制電路16，所述偵測(cè)電路12與計(jì)算機(jī)的CPU電源電路連接，所述偵測(cè)電路12還與所述電壓比較電路14連接，所述電壓比較電路14與所述時(shí)鐘控制電路16連接，所述偵測(cè)電路12從CPU電源電路獲取CPU的負(fù)載電壓信號(hào)，并將所述負(fù)載電壓信號(hào)放大后傳輸?shù)剿鲭妷罕容^電路14，所述電壓比較電路14將接收到的電壓信號(hào)與設(shè)定值做比較，并將比較結(jié)果傳輸?shù)剿鰰r(shí)鐘控制電路16，通過(guò)時(shí)鐘控制電路16調(diào)整CPU的工作頻率。
所述偵測(cè)電路12包括比較器U1和U2及若干電阻R1～R4，所述比較器U1的正相輸入端與CPU電源電路的差動(dòng)電壓端VDIFF連接，所述比較器U1的反相輸入端通過(guò)電阻R1接地，所述比較器U1的反相輸入端還通過(guò)電阻R2與所述比較器U1的輸出端連接，所述比較器U1的輸出端通過(guò)電阻R3與所述比較器U2的反相輸入端連接，所述比較器U2的正相輸入端與所述CPU電源電路的反饋端FB連接，所述比較器U2的反相輸入端還通過(guò)電阻R4與所述比較器U2的輸出端連接，所述比較器U1和U2的電壓端與12V電源連接，接地端接地。
所述比較器U2輸出端的輸出電壓滿足公式VOUT＝(1+R4/R3)*(VFB-VDIFF)VFB代表所述反饋端FB的電壓值，VDIFF為所述差動(dòng)電壓端VDIFF的電壓值，所述偵測(cè)電路12將從CPU電源電路獲取的較小電壓放大，但不能放大至超過(guò)5V。
所述電壓比較電路14包括若干比較器U3、U4、U5和U6及若干電阻R5～R12。所述比較器U3的正相輸入端與所述偵測(cè)電路12的比較器U2的輸出端連接，所述比較器U3的反相輸入端通過(guò)所述電阻R5與5V電源連接，所述比較器U3的反相輸入端還通過(guò)電阻R6接地；所述比較器U4的正相輸入端與所述比較器U2的輸出端連接，所述比較器U4的反相輸入端通過(guò)所述電阻R7與5V電源連接，所述比較器U4的反相輸入端還通過(guò)電阻R8接地；所述比較器U5的正相輸入端與所述比較器U2的輸出端連接，所述比較器U5的反相輸入端通過(guò)所述電阻R9與5V電源連接，所述比較器U5的反相輸入端還通過(guò)電阻R10接地；所述比較器U6的正相輸入端與所述比較器U2的輸出端連接，所述比較器U6的反相輸入端通過(guò)所述電阻R11與5V電源連接，所述比較器U6的反相輸入端還通過(guò)電阻R12接地。所述比較器U3～U6的電壓端均與12V電源連接，接地端均接地。
所述5V電源和所述電阻R5～R12分別組成4個(gè)分壓電路，所述電阻R5～R12的電阻值分別為1KOhm、4KOhm、2KOhm、3KOhm、3KOhm、2KOhm、4KOhm及1KOhm，因此所述比較器U3～U6反向輸入端的電壓值分別為4V、3V、2V及1V。
所述時(shí)鐘控制電路16包括狀態(tài)選擇電路18和時(shí)鐘芯片20，所述狀態(tài)選擇電路18包括若干非門(mén)U7～U9及若干與門(mén)U10～U18，所述時(shí)鐘芯片20包括若干狀態(tài)控制引腳T1～T3，所述非門(mén)U7的輸入端與所述電壓比較電路14比較器U3的輸出端連接，所述非門(mén)U7的輸出端與所述與門(mén)U10的一個(gè)輸入端連接，所述非門(mén)U8的輸入端與所述比較器U4的輸出端連接，所述非門(mén)U8的輸出端與所述與門(mén)U10的另一輸入端連接，所述與門(mén)U10的輸出端與所述與門(mén)U16的一個(gè)輸入端連接，所述與門(mén)U11的兩輸入端分別對(duì)應(yīng)與所述比較器U5和U6的輸出端連接，所述與門(mén)U11的輸出端與所述與門(mén)U16的另一輸入端連接，所述與門(mén)U16的輸出端與所述時(shí)鐘芯片20的狀態(tài)控制引腳T1連接；所述非門(mén)U9的輸入端與所述比較器U3的輸出端連接，所述非門(mén)U9的輸出端與所述與門(mén)U12的一個(gè)輸入端連接，所述與門(mén)U12的另一輸入端與所述比較器U4的輸出端連接，所述與門(mén)U12的輸出端與所述與門(mén)U17的一個(gè)輸入端連接，所述與門(mén)U13的兩輸入端分別對(duì)應(yīng)與所述比較器U5和U6的輸出端連接，所述與門(mén)U13的輸出端與所述與門(mén)U17的另一輸入端連接，所述與門(mén)U17的輸出端與所述時(shí)鐘芯片20的狀態(tài)控制引腳T2連接；所述與門(mén)U14的兩輸入端分別對(duì)應(yīng)與所述比較器U3和U4的輸出端連接，所述與門(mén)U14的輸出端與所述與門(mén)U18的一個(gè)輸入端連接，所述與門(mén)U15的兩輸入端分別對(duì)應(yīng)與所述比較器U5和U6的輸出端連接，所述與門(mén)U15的輸出端與所述與門(mén)U18的另一輸入端連接，所述與門(mén)U18的輸出端與所述時(shí)鐘芯片20的狀態(tài)控制引腳T3連接。
計(jì)算機(jī)開(kāi)始工作后，所述偵測(cè)電路12通過(guò)從CPU電源電路的反饋端FB及差動(dòng)電壓端VDIFF獲取CPU的負(fù)載電壓，并將所述負(fù)載電壓信號(hào)放大為一較大的比較電壓后，通過(guò)比較器U2的輸出端傳輸?shù)诫妷罕容^電路14中，若比較電壓高于4V，則比較器U3～U6均輸出高電平，進(jìn)而使所述時(shí)鐘控制電路16的時(shí)鐘芯片20的狀態(tài)控制引腳T3獲得高電平，所述狀態(tài)控制引腳T1和T2為低電平，使時(shí)鐘芯片20工作在T3狀態(tài)下；若比較電壓高于3V低于4V，則比較器U3輸出低電平，比較器U4～U6均輸出高電平，進(jìn)而使所述時(shí)鐘控制電路16的時(shí)鐘芯片20的狀態(tài)控制引腳T2獲得高電平，所述狀態(tài)控制引腳T1和T3為低電平，使時(shí)鐘芯片20工作在T2狀態(tài)下；若比較電壓高于2V低于3V，則比較器U3和U4輸出低電平，比較器U5和U6輸出高電平，進(jìn)而使所述時(shí)鐘控制電路16的時(shí)鐘芯片20的狀態(tài)控制引腳T1獲得高電平，所述狀態(tài)控制引腳T2和T3為低電平，使時(shí)鐘芯片20工作在T1狀態(tài)下；若比較電壓低于2V，則所述比較器U3～U5均輸出低電平，所述時(shí)鐘芯片20的狀態(tài)控制引腳T1～T3均為低電平，所述時(shí)鐘芯片20輸出時(shí)鐘不變。
計(jì)算機(jī)開(kāi)始工作后，所述偵測(cè)電路12即開(kāi)始監(jiān)視CPU的負(fù)載狀況，由于CPU工作狀態(tài)不同時(shí)其負(fù)載電壓會(huì)發(fā)生變化，若CPU的負(fù)載電壓經(jīng)放大后低于2V，則所述CPU頻率調(diào)整電路10不對(duì)CPU的工作頻率進(jìn)行調(diào)整；若CPU的負(fù)載電壓經(jīng)放大后高于2V低于3V，則所述時(shí)鐘控制電路16使所述時(shí)鐘芯片20工作在T1狀態(tài)下，將CPU的工作頻率升高0.25％；若CPU的負(fù)載電壓經(jīng)放大后高于3V低于4V，則所述時(shí)鐘控制電路16使所述時(shí)鐘芯片20工作在T2狀態(tài)下，將CPU的工作頻率升高0.5％；若CPU的負(fù)載電壓經(jīng)放大后高于4V，則所述時(shí)鐘控制電路16使所述時(shí)鐘芯片20工作在T3狀態(tài)下，將CPU的工作頻率升高1％。
所述CPU頻率調(diào)整電路10的偵測(cè)電路12可監(jiān)視CPU的負(fù)載狀況，再通過(guò)電壓比較電路14及時(shí)鐘控制電路16對(duì)CPU的工作頻率進(jìn)行調(diào)整，使CPU的工作頻率隨著運(yùn)行環(huán)境的變化而自動(dòng)調(diào)整，滿足各種運(yùn)行環(huán)境的需要。
權(quán)利要求
1.一種CPU頻率調(diào)整電路，其包括偵測(cè)電路、電壓比較電路及時(shí)鐘控制電路，所述偵測(cè)電路與計(jì)算機(jī)的CPU電源電路連接，所述偵測(cè)電路還與所述電壓比較電路連接，所述電壓比較電路與所述時(shí)鐘控制電路連接，所述偵測(cè)電路從CPU電源電路獲取CPU的負(fù)載電壓信號(hào)，并將所述負(fù)載電壓信號(hào)放大后傳輸?shù)剿鲭妷罕容^電路，所述電壓比較電路將接收到的電壓信號(hào)與設(shè)定值做比較，并將比較結(jié)果傳輸?shù)剿鰰r(shí)鐘控制電路，調(diào)整CPU的工作頻率。
2.如權(quán)利要求1所述的CPU頻率調(diào)整電路，其特征在于所述偵測(cè)電路包括第一比較器、第二比較器、第一電阻、第二電阻、第三電阻及第四電阻，所述第一比較器的正相輸入端與CPU電源電路的差動(dòng)電壓端連接，所述第一比較器的反相輸入端通過(guò)所述第一電阻接地，所述第一比較器的反相輸入端還通過(guò)所述第二電阻與所述第一比較器的輸出端連接，所述第一比較器的輸出端通過(guò)所述第三電阻與所述第二比較器的反相輸入端連接，所述第二比較器的正相輸入端與所述CPU電源電路的反饋端連接，所述第二比較器的反相輸入端還通過(guò)所述第四電阻與所述第二比較器的輸出端連接，所述第一及第二比較器的電壓端分別與電源連接，接地端分別接地。
3.如權(quán)利要求2所述的CPU頻率調(diào)整電路，其特征在于所述電壓比較電路包括第三比較器、第四比較器、第五比較器、第六比較器及四個(gè)分壓電路，每一比較器的正相輸入端均與所述偵測(cè)電路第二比較器的輸出端連接，每一比較器的反相輸入端分別與對(duì)應(yīng)的分壓電路連接。
4.如權(quán)利要求3所述的CPU頻率調(diào)整電路，其特征在于所述時(shí)鐘控制電路包括狀態(tài)選擇電路及時(shí)鐘芯片，所述狀態(tài)選擇電路連接于所述電壓比較電路與所述時(shí)鐘芯片之間，所述狀態(tài)選擇電路根據(jù)所述電壓比較電路的輸出來(lái)控制所述時(shí)鐘芯片的工作狀態(tài)。
5.如權(quán)利要求4所述的CPU頻率調(diào)整電路，其特征在于所述狀態(tài)選擇電路包括第一非門(mén)、第二非門(mén)、第三非門(mén)、第一與門(mén)、第二與門(mén)、第三與門(mén)、第四與門(mén)、第五與門(mén)、第六與門(mén)、第七與門(mén)、第八與門(mén)及第九與門(mén)，所述時(shí)鐘芯片包括第一狀態(tài)控制引腳、第二狀態(tài)控制引腳及第三狀態(tài)控制引腳，所述第一非門(mén)的輸入端與所述電壓比較電路第三比較器的輸出端連接，所述第一非門(mén)的輸出端與所述第一與門(mén)的一個(gè)輸入端連接，所述第二非門(mén)的輸入端與所述第四比較器的輸出端連接，所述第二非門(mén)的輸出端與所述第一與門(mén)的另一輸入端連接，所述第一與門(mén)的輸出端與所述第七與門(mén)的一個(gè)輸入端連接，所述第二與門(mén)的兩輸入端分別對(duì)應(yīng)與所述第五比較器和第六比較器的輸出端連接，所述第二與門(mén)的輸出端與所述第七與門(mén)的另一輸入端連接，所述第七與門(mén)的輸出端與所述時(shí)鐘芯片的第一狀態(tài)控制引腳連接；所述第三非門(mén)的輸入端與所述第三比較器的輸出端連接，所述第三非門(mén)的輸出端與所述第三與門(mén)的一個(gè)輸入端連接，所述第三與門(mén)的另一輸入端與所述第四比較器的輸出端連接，所述第三與門(mén)的輸出端與所述第八與門(mén)的一個(gè)輸入端連接，所述第四與門(mén)的兩輸入端分別對(duì)應(yīng)與所述第五比較器和第六比較器的輸出端連接，所述第四與門(mén)的輸出端與所述第八與門(mén)的另一輸入端連接，所述第八與門(mén)的輸出端與所述時(shí)鐘芯片的第二狀態(tài)控制引腳連接；所述第五與門(mén)的兩輸入端分別對(duì)應(yīng)與所述第三比較器和第四比較器的輸出端連接，所述第五與門(mén)的輸出端與所述第九與門(mén)的一個(gè)輸入端連接，所述第六與門(mén)的兩輸入端分別對(duì)應(yīng)與所述第五比較器和第六比較器的輸出端連接，所述第六與門(mén)的輸出端與所述第九與門(mén)的另一輸入端連接，所述第九與門(mén)的輸出端與所述時(shí)鐘芯片的第三狀態(tài)控制引腳連接。
全文摘要
一種CPU頻率調(diào)整電路，其包括偵測(cè)電路、電壓比較電路及時(shí)鐘控制電路，所述偵測(cè)電路與計(jì)算機(jī)的CPU電源電路連接，所述偵測(cè)電路還與所述電壓比較電路連接，所述電壓比較電路與所述時(shí)鐘控制電路連接，所述偵測(cè)電路從CPU電源電路獲取CPU的負(fù)載電壓信號(hào)，并將所述負(fù)載電壓信號(hào)放大后傳輸?shù)剿鲭妷罕容^電路，所述電壓比較電路將接收到的電壓信號(hào)與設(shè)定值做比較，并將比較結(jié)果傳輸?shù)剿鰰r(shí)鐘控制電路，調(diào)整CPU的工作頻率。所述CPU頻率調(diào)整電路的偵測(cè)電路監(jiān)視CPU的負(fù)載狀況，再通過(guò)電壓比較電路及時(shí)鐘控制電路對(duì)CPU的工作頻率進(jìn)行調(diào)整，使CPU的工作頻率隨著運(yùn)行環(huán)境的變化而自動(dòng)調(diào)整，滿足各種運(yùn)行環(huán)境的需要。
文檔編號(hào)G06F11/30GK101042668SQ20061003465
公開(kāi)日2007年9月26日 申請(qǐng)日期2006年3月23日 優(yōu)先權(quán)日2006年3月23日
發(fā)明者盧文生 申請(qǐng)人:鴻富錦精密工業(yè)(深圳)有限公司, 鴻海精密工業(yè)股份有限公司