專利名稱：具有多個互相通信的數(shù)字信號處理器的集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有多個互相通信的數(shù)字信號處理器的集成電路，具體而言，涉及一種包含由這些數(shù)字信號處理器構(gòu)成的二維矩陣的集成電路。
B.Ackland等人的一篇文章中公開了一種包括多個數(shù)字信號處理器的集成電路，該文章題目為“單片16億16b MAC/s的多處理器DSP(A single-chip 1.6 Billion 16b MAC/s Multiprocessor DSP)”，出版于proceedings of the IEEE Custom Integrated Circuits Conference(IEEE定制集成電路會議論文集)，San Diego CA，1999年5月，第538-540頁。該文檔公開了一種具有六十四個數(shù)字信號處理器的集成電路。每個處理器具有一個高速緩沖存儲器，并且能夠執(zhí)行各自的程序。
這種多處理器的一個重要設(shè)計方面是在不同處理器之間進行數(shù)據(jù)通信的通信結(jié)構(gòu)。Ackland等人的這篇文章中使用了一種公共分離事務(wù)(split transaction)總線和公共存儲器，將多個處理器連接到該總線，并且所有處理器可以通過該總線存取該公共存儲器。Ackland等人指出，因為該總線是共享資源，所以是潛在的瓶頸。為防止總線沖突，使用了一種輪轉(zhuǎn)(round robin)仲裁方案。通過分離總線上的事務(wù)，部分解決了該總線的瓶頸效應(yīng)。
盡管有這些方法，但使用總線仍會帶來相當程度的處理速度降低，因為所有連接的處理器都通過總線寫入其它連接的處理器要使用的數(shù)據(jù)。
本發(fā)明的其中一個目的是提供一種具有多個互相通信的數(shù)字信號處理器的集成電路，其中有效降低了瓶頸問題。
本發(fā)明提供了一種如權(quán)利要求1所述的集成電路。根據(jù)本發(fā)明，為在數(shù)字信號處理器之間進行數(shù)據(jù)通信，使用了一種本地讀/遠程寫的方案。就是說，防止一個必須寫數(shù)據(jù)的特定數(shù)字信號處理器與必須經(jīng)由共享資源向該特定處理器寫數(shù)據(jù)的其它處理器之間發(fā)生總線沖突。
數(shù)字信號處理器常用于實現(xiàn)數(shù)據(jù)流類型的應(yīng)用。在許多數(shù)據(jù)流類型的應(yīng)用中，用于實現(xiàn)數(shù)據(jù)流圖中連接節(jié)點的兩個數(shù)字信號處理器之間在訪問共享總線時發(fā)生很多沖突，這兩個數(shù)字信號處理器一個發(fā)送數(shù)據(jù)，另一個接收數(shù)據(jù)?？梢蕴峁┮环N可編程集成電路更有效地支持這樣的應(yīng)用，其中通過提供專門用于寫入特定數(shù)字信號處理器所使用數(shù)據(jù)的共享資源，使得被寫入數(shù)據(jù)的該特定數(shù)字信號處理器不需要使用共享資源進行它自己的寫操作。
而且，處理器之間的連接得到了簡化，因為這些連接只需支持一種動作(寫)。
對于每個特定的數(shù)字信號處理器，定義一組數(shù)字信號處理器，該組數(shù)字信號處理器共享用于寫特定數(shù)字信號處理器所用數(shù)據(jù)的資源。優(yōu)選地，每個特定數(shù)字信號處理器有它自己的相應(yīng)處理器組，該組處理器共享用于向該特定數(shù)字信號處理器進行寫操作的資源。這就進一步減少了沖突數(shù)。
本發(fā)明對于一種集成電路尤其有用，該集成電路中，多個數(shù)字信號處理器排列在一個二維矩陣中，并且處理器之間的連接使得共享特定數(shù)字信號處理器寫資源的數(shù)字信號處理器組，每組包括該矩陣中該特定數(shù)字信號處理器的相鄰處理器(例如，北、東、南、西、或者北、東北、東、東南、南、西南、西、西北)。結(jié)果，該數(shù)字信號處理器矩陣特別適用于執(zhí)行數(shù)據(jù)流類型的應(yīng)用。而且，因為局部設(shè)計并不依賴于該矩陣的尺寸，所以該矩陣易于縮放。
在另一實施例中使用了完全連接，每個處理器都與其它每個處理器通信。這提供了最大的編程靈活性，但需要有大量的連接，如果處理器的數(shù)量大，就可能會是劣勢。在另一實施例中，編程后的處理器中的程序?qū)?shù)據(jù)發(fā)送到其他一些處理器，而編程后的處理器只連接到這些處理器。這可以通過將程序與該集成電路的最終布線一起開發(fā)來實現(xiàn)。這樣，以最少的連接實現(xiàn)了最大的通信可能性，但這以靈活性為代價。
優(yōu)選地，每個特定數(shù)字信號處理器保留多個緩沖存儲區(qū)，每個區(qū)用于能對該特定數(shù)字信號處理器進行寫操作的多個數(shù)字信號處理器中不同的一個。為每個緩沖存儲區(qū)保存管理存儲區(qū)的雙份拷貝，一份在該特定數(shù)字信號處理器中，另一份在向該緩沖存儲區(qū)進行寫操作的數(shù)字信號處理器中。這樣，要對一個特定數(shù)字信號處理器進行寫操作的數(shù)字信號處理器能在寫操作前檢查該緩沖存儲區(qū)的狀態(tài)，進一步減少了不必要的資源沖突風險。
優(yōu)選地，每個特定數(shù)字信號處理器保留了多個緩沖存儲區(qū)，每個區(qū)用于來自相同數(shù)字信號處理器的數(shù)據(jù)，但是每個區(qū)根據(jù)不同的協(xié)議接收數(shù)據(jù)。這樣，可以更靈活地使用這些數(shù)字信號處理器。
在一個實施例中，每個特定的數(shù)字信號處理器包括一個仲裁器，用于仲裁對應(yīng)處理器組中的數(shù)字信號處理器之間的輸入的使用。該仲裁器可以使用輪轉(zhuǎn)方案、基于預(yù)算的方案或基于優(yōu)先級的方案來確保這些處理器中每一個都能夠利用寫資源。優(yōu)選根據(jù)對數(shù)字信號處理器進行編程的應(yīng)用程序來選擇所使用的具體方案，從而滿足實時處理的具體要求和/或最小化執(zhí)行程序所需的時間。
通過下文中結(jié)合附圖的詳細說明，本發(fā)明的這些和其它目標以及有益方面將更加清楚和明白。


圖1示出了數(shù)字信號處理器矩陣的一部分；圖2示出了數(shù)字信號處理器的一個實施例；圖3示出了數(shù)字信號處理器的另一實施例。
圖1示出了多個數(shù)字信號處理器10、11的矩陣的一部分。所有數(shù)字信號處理器10、11都相同，并且與它們的相鄰處理器具有相同的連接關(guān)系，但為清楚起見，僅詳細示出了一個數(shù)字信號處理器11以及將該數(shù)字信號處理器11連接到其相鄰處理器的部分連線12a-d、14a-d。數(shù)字信號處理器11包括輸入多路復(fù)用器16和后續(xù)電路18。將來自相鄰數(shù)字信號處理器10的寫輸出連線12a-d連接到輸入多路復(fù)用器16，該復(fù)用器具有連接到后續(xù)電路18的單一輸出。雖然示出了輸入多路復(fù)用器16，但應(yīng)理解，可以使用任何共享輸入，例如與相鄰數(shù)字信號處理器10的寫輸出連線12a-d相連接的總線結(jié)構(gòu)。
圖2更詳細地示出了數(shù)字信號處理器10、11。數(shù)字信號處理器10、11包括多路復(fù)用器16、存儲器20、處理電路22以及輸出電路24。多路復(fù)用器16的輸出端連接到存儲器20的輸入端口。處理電路22連接到存儲器20的輸入/輸出端口，并連接到輸出電路24的輸入端。輸出電路24的輸出端連接到數(shù)字信號處理器10、11的輸出端14a-d，這些輸出端14a-d與相鄰數(shù)字信號處理器10、11相連接。
在操作中，每個數(shù)字信號處理器10、11執(zhí)行各自的指令程序。通常用一組程序?qū)崿F(xiàn)一個數(shù)據(jù)流任務(wù)。一個數(shù)據(jù)流任務(wù)包括必須重復(fù)執(zhí)行的多個操作，每重復(fù)一次使用相應(yīng)組的一個或多個數(shù)據(jù)項作為輸入，并且產(chǎn)生另一個數(shù)據(jù)項作為結(jié)果。在一個數(shù)據(jù)流任務(wù)中，執(zhí)行一些操作產(chǎn)生的數(shù)據(jù)流項被用做其它操作的輸入數(shù)據(jù)項。在圖1所示的處理器矩陣上實現(xiàn)這種數(shù)據(jù)流任務(wù)。對不同的數(shù)字信號處理器10、11進行編程以執(zhí)行不同的操作，并且將結(jié)果數(shù)據(jù)項寫入存儲器20或?qū)⑦@些數(shù)據(jù)用作操作輸入數(shù)據(jù)的某些數(shù)字信號處理器10、11的存儲器中。后面的這些數(shù)字信號處理器10、11從它們的本地存儲器20中讀取它們操作中使用的這些結(jié)果。
在一些特定點，數(shù)字信號處理器10、11的程序包含了將數(shù)據(jù)寫入指定的其他數(shù)字信號處理器10、11的指令，例如，以LOAD指令的形式將數(shù)據(jù)載入與預(yù)定數(shù)字信號處理器10、11相關(guān)聯(lián)的寄存器號碼。當數(shù)字信號處理器10、11遇到這樣一條指令時，它將數(shù)據(jù)和選擇信號一起發(fā)送給輸出電路24，該選擇信號表示將數(shù)據(jù)送至輸出連線14a-d中的哪一個。作為響應(yīng)，輸出電路24通過輸出連線14a-d中指定的一條連線輸出該數(shù)據(jù)。與選定的輸出連線14a-d相連的目標數(shù)字信號處理器10、11的多路復(fù)用器16傳遞數(shù)據(jù)，并將數(shù)據(jù)寫入該目標數(shù)字信號處理器10、11的存儲器20中。該用于寫操作的連線被設(shè)計成只用于寫入不能通過該連接從目標數(shù)字信號處理器10、11讀回信息。如果該目標數(shù)字信號處理器10、11必須將數(shù)據(jù)寫回到原始數(shù)字信號處理器10、11，則必須經(jīng)由存儲器20使用不同的連線。一旦將數(shù)據(jù)寫入存儲器20，該數(shù)據(jù)就可以被目標數(shù)字信號處理器10、11使用。
圖3示出了數(shù)字信號處理器10、11的另一實施例。在該實施例中，增加了一個仲裁器30，并示出了存儲器20的細節(jié)。仲裁器30連接到輸入12a-d，以確定數(shù)據(jù)將從輸入12a-d中的哪一個寫到存儲器20中。在該實施例中，輸出電路24在寫操作前發(fā)送一個寫請求。(為了清楚起見，對于每個輸入12a-d僅示出了一條線，在該實施例中，這條線代表用于并行數(shù)據(jù)和請求信號的多條線)。
仲裁器30接收到該請求并確定將從輸入12a-d中的哪一個寫數(shù)據(jù)。當仲裁器30僅從一個相鄰數(shù)字信號處理器10、11接收到請求時，仲裁器30發(fā)出信號，以將對應(yīng)的輸入12a-d連接到存儲器20。當在同一時刻收到了多于一個請求時，仲裁器選擇其中一個輸入12a-d。優(yōu)選地，將一種輪轉(zhuǎn)方案用于選擇將依次降低的優(yōu)先級分配給各個輸入12a-d，具有最高優(yōu)先級的請求者的請求被接受，隨后將最低優(yōu)先級分配給之前具有最高優(yōu)先級的輸入，其它優(yōu)先級之間的關(guān)系保持不變。這樣，在連續(xù)的多個時段內(nèi)，每次有一個不同的輸入獲得最高優(yōu)先級，直到所有的輸入都獲得過最高優(yōu)先級，此后該過程重復(fù)進行。當然，也可以使用其它的優(yōu)先級方案，諸如固定的或者可編程的相對優(yōu)先級，每次將最低的相對優(yōu)先級分配給最近的贏得仲裁的輸入等等。另一種方案是基于預(yù)算的方案，其中任意優(yōu)先級可用于任意處理器10，但是一旦處理器10獲得訪問的次數(shù)的測量超過了預(yù)算值，則將該優(yōu)先級降低到最小值。例如在一個時段內(nèi)如果該處理器10獲得的訪問次數(shù)多于預(yù)定次數(shù)，或者當獲得訪問的數(shù)目的運行平均值(running average)超過一個門限時。
所示的存儲器20包括了用于各個輸入12a-d的緩沖區(qū)36a-d、用于各個緩沖區(qū)36a-d的緩沖管理區(qū)32a-d、分別對應(yīng)于各個輸出14a-d的另外緩沖管理區(qū)34a-d、和工作區(qū)38。在一個例子中，每個管理區(qū)32a-d包含多個位置，為緩沖器起始地址、緩沖器結(jié)束地址以及相應(yīng)一個輸入的數(shù)據(jù)起始和結(jié)束地址。將管理區(qū)32a-d中的數(shù)據(jù)拷貝保留在與輸入12a-d相連的數(shù)字信號處理器10、11的另外緩沖管理區(qū)34a-d中。這樣，每個另外緩沖管理區(qū)34a-d與包含由該另外緩沖管理區(qū)34a-d管理的緩沖區(qū)36a-d的數(shù)字信號處理器10、11連接的輸出14a-d中的一個輸出對應(yīng)。
當處理電路22將數(shù)據(jù)寫入輸出14a-d時，處理電路22使用與該輸出14a-d對應(yīng)的另外管理區(qū)34a-d來控制寫操作。例如，這可以包括通過輸出14a-d來提供寫地址，從取自另外管理區(qū)34a-d的數(shù)據(jù)結(jié)束地址開始，當?shù)竭_該緩沖器結(jié)束地址時繞回(wrapping around)，或者當?shù)竭_數(shù)據(jù)開始地址時暫停讀取。隨后，處理電路22更新目標數(shù)字信號處理器10、11中的另外管理區(qū)34a-d和管理區(qū)32a-d。
當處理電路22從它的一個緩沖區(qū)36a-d中讀取數(shù)據(jù)時，它使用相應(yīng)的管理區(qū)32a-d來控制讀操作。如有必要，處理電路22更新該管理區(qū)32a-d，并將更新寫到與對應(yīng)輸入12a-d相連接的數(shù)字信號處理器10、11中的另外管理區(qū)34a-d中(這是通過與該數(shù)字信號處理器10、11連接的一個輸出14a-d來完成的)。
應(yīng)認識到可以使用任意類型的寫入方案。在上面給出的例子中，使用了一種循環(huán)緩沖方案(先進先出)。還可以使用一種堆棧方案(后進先出)，或者使用一種映射方案，該方案具有用于寫入具體參數(shù)的固定地址。管理數(shù)據(jù)是寫方案所特有的。
此外，在一些寫方案中，不必在管理區(qū)32a和另外管理區(qū)34b中保留所有管理數(shù)據(jù)的拷貝。例如在一個實施例中，通過使用來自本地管理區(qū)32a-d的起始地址，來對用于將數(shù)據(jù)從輸入12a-d寫入到存儲器20的地址進行內(nèi)部控制。在這種情況下，該數(shù)字信號處理器10、11包括一個寫入電路(未示出)，該電路利用來自仲裁器30的選擇來為所選輸入12a-d選擇管理區(qū)32a-d，從所選管理區(qū)32a-d中取得管理數(shù)據(jù)，并基于該管理數(shù)據(jù)將地址提供給存儲器。這樣，在循環(huán)緩沖方案或堆棧方案情況下，不需要來自輸入12a-d的地址。在這種情況中，將數(shù)據(jù)寫到輸入12a-d的數(shù)字信號處理器10、11不需要提供地址，并且它的另外管理區(qū)34a-d也不需要存儲緩沖起始和結(jié)束地址。原則上，這種情況下，一個關(guān)于空余緩存數(shù)量的指示器對于另外管理區(qū)34a-d來說已經(jīng)足夠了。
應(yīng)認識到各種各樣的變形都是可能的。例如，可以通過輸出14a-d提供相對于管理區(qū)中定義的緩沖器起始地址的短相對地址，或相對緩沖器地址和緩沖器尺寸數(shù)據(jù)，但是在管理區(qū)34a-d或另外管理區(qū)34a-d中不可以存儲緩沖器起始或結(jié)束地址。
在另一個實施例中，通過在輸出14a-d和輸入12a-d之間的相同連接，將多個緩沖區(qū)36a-d、管理區(qū)32a-d以及另外管理區(qū)34a-d用于不同的多個通信協(xié)議。例如，可以為循環(huán)緩沖協(xié)議提供這樣一種設(shè)置，為映射方案提供另一種設(shè)置。
應(yīng)認識到可以用很多方式來實現(xiàn)各種存儲區(qū)，例如所有存儲區(qū)都在一個較大的存儲器中，這樣所有區(qū)可以通過相同的地址輸入來尋址，或者在單獨的存儲器中，例如將寄存器作為存儲器以用于管理區(qū)32a-d、34a-d的部分或全部，或使用單獨的存儲器，每個存儲器有它自己的地址輸入。同樣，雖然如圖所視多路復(fù)用器16和處理電路22與存儲器20之間具有單獨的連線，但應(yīng)認識到可以使用共享的存儲器端口，這需要進一步的仲裁。同樣，將可自動操作的輸出電路直接連接到存儲器20，代替將輸出電路連接到處理電路22，來響應(yīng)于來自處理電路22的命令從緩沖器傳輸數(shù)據(jù)。
原則上，可以在一個數(shù)字信號處理器10、11內(nèi)為本地寫和讀操作提供另外緩沖區(qū)。這樣，同一數(shù)字信號處理器10、11所執(zhí)行的操作之間的通信方式可以與在不同數(shù)字信號處理器10、11所執(zhí)行的操作之間的通信方式相同。在一個實施例中，可以為這樣的本地寫操作提供單獨的存儲器。
應(yīng)認識到可能有許多可選的實現(xiàn)方式。例如，本發(fā)明當然不局限于圖1中所示的數(shù)字信號處理器的數(shù)目，也可以使用更多或更少的數(shù)字信號處理器。可以將更多的數(shù)字信號處理器連接到輸入多路復(fù)用器16，例如周圍八個處理器乃至更多。也可以為非相鄰處理器提供蟲孔連接(wormhole connection)?？梢允褂闷渌嗦窂?fù)用電路來替代多路復(fù)用器16，諸如連接到不同數(shù)字信號處理器10、11的輸出14a-d的總線。
這樣，每個處理器10直接從該處理器寫用于其它處理器的數(shù)據(jù)，無需先將該數(shù)據(jù)存儲到其存儲器20中由I/O處理器(例如DMA控制器)處理。同一處理器從其它處理器10中經(jīng)由存儲器讀取數(shù)據(jù)，該數(shù)據(jù)是通過不與該處理器10的輸出共享資源的多路復(fù)用輸入接收的。
權(quán)利要求
1.一種集成電路，包括-多個數(shù)字信號處理器(10)，每個所述數(shù)字信號處理器包括信號處理核心(22)；存儲器(20)，其連接到所述處理核心(22)；多路復(fù)用數(shù)據(jù)輸入單元(16)，其連接到所述存儲器(20)，用于將接收的數(shù)據(jù)寫入所述存儲器(20)；和輸出電路(24)，其具有連接到所述信號處理核心(22)的輸入端和用于輸出來自所述信號處理核心(22)的數(shù)據(jù)的多個輸出端；-遠程只寫結(jié)構(gòu)(14a-d)，該結(jié)構(gòu)將各組所述數(shù)字信號處理器(10)的輸出端各自連接到一對應(yīng)特定數(shù)字信號處理器(10)的所述多路復(fù)用數(shù)據(jù)輸入單元(16)，用于所述特定數(shù)字信號處理器(10)的所述對應(yīng)組不包括該特定數(shù)字信號處理器(10)。
2.如權(quán)利要求1所述的集成電路，其中將所述數(shù)字信號處理器(10)排列在所述集成電路上的二維矩陣中，并且其中對于每個特定數(shù)字信號處理器(10)來說，輸出端連接到該特定數(shù)字信號處理器的所述多路復(fù)用數(shù)據(jù)輸入單元的所述相應(yīng)組數(shù)字信號處理器包括所述矩陣中與該特定信號處理器(10)相鄰的處理器。
3.如權(quán)利要求1所述的集成電路，其中用于每個特定數(shù)字信號處理器(10)的該相應(yīng)組包括除該特定數(shù)字信號處理器(10)以外的所有數(shù)字信號處理器。
4.如權(quán)利要求1所述的集成電路，其中利用各自的應(yīng)用程序?qū)γ總€數(shù)字信號處理器(10)編程，用于每個特定數(shù)字信號處理器(10)的所述相應(yīng)組僅包括被含有向該特定數(shù)字信號處理器(10)進行寫操作的指令的程序所編程的數(shù)字信號處理器。
5.如權(quán)利要求1所述的集成電路，其中每個特定數(shù)字信號處理器(10)的所述存儲器(20)包括多個緩沖區(qū)(36a-d)，每個緩沖區(qū)用于接收輸出端連接到該特定數(shù)字信號處理器(10)的輸入端的該組數(shù)字信號處理器(10)中相應(yīng)一個處理器寫入的數(shù)據(jù)，第一多個管理區(qū)(32a-d)，每個管理區(qū)包含管理信息，用于管理該特定數(shù)字信號處理器(10)中的該多個緩沖區(qū)(36a-d)的相應(yīng)一個；第二多個管理區(qū)(34a-d)，每個管理區(qū)包含管理信息，用于管理經(jīng)由所述遠程只寫結(jié)構(gòu)(14a-d)與該特定數(shù)字信號處理器相連的數(shù)字信號處理器中的相應(yīng)一個處理器中、用于來自該特定數(shù)字信號處理器(10)的數(shù)據(jù)的緩沖區(qū)(36a-d)。
6.如權(quán)利要求5所述的集成電路，其中這些數(shù)字信號處理器(10)中的至少第一個利用多個不同的通信協(xié)議與這些數(shù)字信號處理器(10)中的第二個進行通信，該第二個數(shù)字信號處理器(10)包括另外多個緩沖區(qū)，每個緩沖區(qū)利用該多個協(xié)議中的相應(yīng)一個接收由該第一個數(shù)字信號處理器寫的數(shù)據(jù)。
7.如權(quán)利要求1所述的集成電路，其中每個數(shù)字信號處理器(10)包括連接到所述多路復(fù)用數(shù)據(jù)輸入單元的仲裁器(30)，用于根據(jù)輪轉(zhuǎn)仲裁方案，對輸出端連接到該多路復(fù)用數(shù)據(jù)輸入單元的該組數(shù)字信號處理器中的各個處理器發(fā)出的寫數(shù)據(jù)請求進行仲裁。
8.如權(quán)利要求1所述的集成電路，其中每個數(shù)字信號處理器(10)包括連接到所述多路復(fù)用數(shù)據(jù)輸入單元的仲裁器(30)，用于根據(jù)基于預(yù)算的仲裁方案，對輸出端連接到該多路復(fù)用數(shù)據(jù)輸入單元的該組數(shù)字信號處理器中的各個處理器發(fā)出的寫數(shù)據(jù)請求進行仲裁。
9.如權(quán)利要求1所述的集成電路，其中每個數(shù)字信號處理器(10)包括連接到所述多路復(fù)用數(shù)據(jù)輸入單元的仲裁器(30)，用于根據(jù)基于優(yōu)先權(quán)的仲裁方案，對輸出端連接到該多路復(fù)用數(shù)據(jù)輸入單元的該組數(shù)字信號處理器中的各個處理器發(fā)出的寫數(shù)據(jù)請求進行仲裁。
全文摘要
多個數(shù)字信號處理器(10)，每個處理器包括信號處理核心(22)，連接到處理核心(22)的存儲器和連接到存儲器(20)的多路復(fù)用數(shù)據(jù)輸入單元(16)。每個數(shù)字信號處理器具有多個輸出端，用于輸出來自信號處理核心(22)的數(shù)據(jù)。遠程只寫結(jié)構(gòu)(14a－d)將各組數(shù)字信號處理器(10)的輸出端每一組連接到各個特定數(shù)字信號處理器(10)的多路復(fù)用數(shù)據(jù)輸入單元(16)，關(guān)于該特定數(shù)字信號處理器(10)的各個組不包括該特定數(shù)字信號處理器(10)。這樣，每個處理器(10)直接將數(shù)據(jù)從該處理器寫到其它處理器，無需先將該數(shù)據(jù)存儲到存儲器中由I/O處理器處理。并且每個處理器通過存儲器讀取來自其它處理器(10)的數(shù)據(jù)，其中通過不與該處理器(10)的輸出端共享資源的輸入端接收數(shù)據(jù)。
文檔編號G06F13/368GK1853177SQ200480026853
公開日2006年10月25日 申請日期2004年9月3日 優(yōu)先權(quán)日2003年9月19日
發(fā)明者亨里克斯·H·范德伯格, 埃弗特-簡·D·波爾 申請人:皇家飛利浦電子股份有限公司