專利名稱：用于降低地址存取時間的半導體存儲設備的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲設備，尤其一種用于降低半導體存儲設備的地址存取時間tAA的設備。
背景技術：
半導體存儲設備已演進以改良其操作速率并提高其集成度。特別是為了提高其操作速率，出現(xiàn)了一種可根據(jù)與外部時鐘信號同步的方式操作的同步半導體存儲設備(以下稱作SYNCHMEMORY)作為某一類的半導體存儲設備。
首先，開發(fā)一種單倍數(shù)據(jù)速率SYNCHMEMORY(以下將單倍數(shù)據(jù)速率稱作SDR)，以便于某一外部時鐘信號周期內特別是該外部時鐘信號的上升沿上通過一數(shù)據(jù)接腳輸入或輸出數(shù)據(jù)。
不過，該SDR SYNCHMEMORY不足以滿足應該以高速操作的系統(tǒng)的操作速率。因此，為了于某一外部時鐘信號周期內處理兩筆數(shù)據(jù)亦即在該外部時鐘信號的每一個上升及下降沿上輸入或輸出每一筆數(shù)據(jù)，建議使用一種雙倍數(shù)據(jù)速率SYNCHMEMORY(以下將雙倍數(shù)據(jù)速率稱作DDR)。
亦即，在DDR SYNCHMEMORY的每一個數(shù)據(jù)接腳上，在該外部時鐘信號的每一個上升及下降沿上各輸入或輸出兩筆連續(xù)數(shù)據(jù)。結果，雖然未提高該外部時鐘信號，一般指一操作時鐘信號的頻率，但是該DDRSYNCHMEMORY的帶寬至少是該SDR SYNCHMEMORY之帶寬的至少是兩倍或更多倍且能依至少兩倍或更多倍的高速率操作。
另一方面，為了穩(wěn)定DDR SYNCHMEMORY的操作，需要一種不存在于習知半導體存儲設備內的新型結構。例如，存在有列地址選通脈沖(CAS)潛伏期、猝發(fā)脈沖長度及附加潛伏期等。
該CAS潛伏期指的是在將諸如讀取命令或寫入命令之類的指令輸入到半導體存儲設備上之后直到將用以響應該指令的數(shù)據(jù)輸出到外部電路上為止所需要的操作時鐘信號周期的數(shù)目。除此之外，該猝發(fā)脈沖長度指的是可通過一次數(shù)據(jù)存取操作連續(xù)輸出的數(shù)據(jù)數(shù)目。
特別是，如同只和DDR SYNCHMEMORY有關的各結構之一，附加潛伏期指的是在激活半導體存儲設備之后從將諸如讀取命令或寫入命令之類的指令輸入到半導體存儲設備上的時序起算的tRCD時序所需要的操作時鐘信號周期的數(shù)目。其中，該tRCD時序指的是RAS到CAS的延遲，亦即從產(chǎn)生行地址選通脈沖(RAS)的時序到產(chǎn)生列地址選通脈沖(CAS)的時序的周期。亦即，如同一般用以接收激活命令、讀取/寫入命令及預充電命令的同步存儲設備，該附加潛伏期與何時以比預定時序更快的時序接收該讀取/寫入命令有關。
例如，假如該附加潛伏期為2，則可在自將一讀取/寫入命令輸入到半導體存儲設備上時算起的兩個操作時鐘之后執(zhí)行諸如數(shù)據(jù)存取操作之類的操作以響應該讀取/寫入命令。反之，在不具任何附加潛伏期的半導體存儲設備內，則可在自將一讀取/寫入命令輸入到半導體存儲設備上時算起的tRCD時序之后執(zhí)行該操作以響應該讀取/寫入命令。
亦即，在具有附加潛伏期的半導體存儲設備內，可在將一讀取/寫入命令輸入到半導體存儲設備上之后的tRCD時序之前執(zhí)行該操作以響應該讀取/寫入命令。
圖1所示為一種習知半導體存儲設備的框圖。
如圖所示，該習知半導體存儲設備包括一指令譯碼器10、一地址緩沖區(qū)塊20、一地址寄存器21、一行前置譯碼器31、一行譯碼器32、一列主動式閉鎖電路11、一列地址控制器41、一列前置譯碼器42、一列譯碼器43、多個存儲體(bank)bank0到bank3、一前置取出區(qū)塊70以及一數(shù)據(jù)輸出緩沖器80。
指令譯碼器10會接收諸如激活、讀取或寫入命令之類的指令，并輸出一和行地址有關的行命令信號Com_Row以及一和列地址有關的列命令信號Com_Col。另一方面，地址緩沖區(qū)塊20會接收由外部部位輸入的地址并緩沖各地址，以將其輸出到地址寄存器21上。然后，由地址寄存器21將地址分割成行地址Add_Row及列地址Add_Col并輸出一BS信號亦即一存儲體選取信號以響應該地址。
接下來，行前置譯碼器31會對行地址Add_Row進行前置譯碼以響應該行命令信號Com_Row，并輸出已前置譯碼的行地址作為行前置譯碼信號Row_Pre。之后，行譯碼器32會對該行前置譯碼信號Row_Pre進行譯碼。
另一方面，列主動式閉鎖電路11會輸出一和讀取或寫入操作有關的內部命令信號Com_int，以響應該列命令信號Com_Col及附加潛伏期AL。然后，列地址控制器41會閉鎖列地址Add_Col并對所閉鎖的列地址進行計數(shù)，以將一內部列地址Col_int輸出到該列前置譯碼器42上。下一步，該列前置譯碼器42會對該內部列地址Col_int進行前置譯碼以輸出作為列前置譯碼信號Col_Pre。之后，列譯碼器43會對該列前置譯碼信號Col_Pre進行譯碼并輸出一YI信號。
多個存儲體bank0到bank3各包括多個單位單元以及一感測放大區(qū)塊，用于感測并放大每一存儲體的單位單元內所儲存的數(shù)據(jù)。前置取出區(qū)塊70用于對已由該感測放大區(qū)塊放大的數(shù)據(jù)施行前置取出操作，并由數(shù)據(jù)輸出緩沖器80輸出已由該前置取出區(qū)塊70施行前置取出操作的數(shù)據(jù)。
此外，該半導體存儲設備還包括一DQS緩沖器90，用于輸出一數(shù)據(jù)選通脈沖信號DQS；一延遲鎖定回路60，用于輸出一延遲閉鎖信號；以及一模式寄存器50，用于儲存和半導體存儲設備的操作有關的設定信號。
其中，只用于DDR SYNCHMEMORY內的數(shù)據(jù)選通脈沖信號DQS會確定一時序，以將數(shù)據(jù)輸出緩沖器80緩沖的數(shù)據(jù)輸出到一外部部位上。除此之外，為了使該輸出數(shù)據(jù)與輸入到該DDR SYNCHMEMORY上的外部時鐘信號同步，延遲鎖定回路60會輸出一延遲鎖定的內部操作信號。最后，該模式寄存器50會儲存諸如猝發(fā)脈沖長度及附加潛伏期之類的情況。
此外，因為SYNCHMEMORY內的每一個存儲體都包括有行譯碼器及列譯碼器，雖然圖1中只顯示了一種譯碼器，但是應該可根據(jù)所輸入的地址選出行譯碼器及列譯碼器以響應所選出的存儲體。因此，地址寄存器21會將BS信號輸出到指令譯碼器10上。
除此之外，假如該半導體存儲設備為DDR SYNCHMEMORY，則列地址控制器41會接收一列地址并輸出該內部列地址Col_int以響應該猝發(fā)脈沖長度及一數(shù)據(jù)輸出模式(×4，×8，×16)例如偶輸出數(shù)據(jù)及奇輸出數(shù)據(jù)。
圖2所示為圖1所示的習知半導體存儲設備內一些和列地址有關的區(qū)塊的框圖。
如圖所示，該列前置譯碼器42包括一列前置譯碼區(qū)塊42-1，用于對該內部列地址Col_int進行前置譯碼以響應內部命令信號Com_int；以及一修護地址比較器42-2，用于將該內部列地址Col_int與已修護地址作比較以找出該內部列地址Col_int是否即為該已修護地址。
具體地，用以將列前置譯碼信號Col_Pre輸出到列譯碼器43上的列前置譯碼區(qū)塊42-1包括一正常前置譯碼器，在假如該內部列地址Col_int并非該已修護地址時用于對該內部列地址Col_int進行前置譯碼；以及一修護前置譯碼器，在假如該內部列地址Col_int為該已修護地址時用于對該內部列地址Col_int進行前置譯碼。
一般而言，該半導體存儲設備包括多個備用單位單元以對抗制程產(chǎn)生的錯誤單位單元。然后可于修護處理期間將錯誤的單位單元交換成各備用單位單元。因此，對這些已修護的單位單元而言，該修護前置譯碼器是必需的。
圖3所示為一種圖1所示列地址控制器41的局部電路的電路圖。
如圖所示，列地址控制器41包括作串聯(lián)連接的多個第一閉鎖電路41_1到41_6。依序將一與時鐘信號CLK_DELAY同步的列地址信號對Add_Col和/Add_Col輸入到每一個第一閉鎖電路41_1到41_6上。通過四個傳輸門T1到T4輸出列地址Add_Col以響應該附加潛伏期例如AL0到AL3。其中，將除了未與多個第一閉鎖電路41_1到41_6連接的第一傳輸門T1以外的每一個傳輸門T2到T4各耦合于兩個閉鎖電路上。結果，可通過以每一個附加潛伏期AL0到AL3為基礎選擇性地導通每一個傳輸門T1到T4，確定該列地址控制器41輸出內部列地址Col_int時的時序。
例如，假如其附加潛伏期為2則導通了第三傳輸門T3。此時，該列地址信號對Add_Col和/Add_Col會因作串聯(lián)連接的四個第一閉鎖電路41_1到41_4而受到延遲。亦即，因為四個串聯(lián)連接的第一閉鎖電路41_1到41_4的延遲數(shù)值等于兩個時鐘信號CLK_DELAY的周期，故該列地址控制器41可在兩個操作時鐘周期之后將內部列地址Col_int輸出到該列前置譯碼器42上。反之，假如其附加潛伏期為0，則導通了第一傳輸門T1。結果，可在沒有因時鐘信號CLK_DELAY產(chǎn)生的延遲下輸出該內部列地址Col_int。
圖4所示為一種圖1所示的列主動式閉鎖電路11的局部電路的電路圖。其中，該列主動式閉鎖電路11用于輸出內部命令信號Com_int，以響應諸如讀取命令或寫入命令之類的指令。
如圖所示，該列主動式閉鎖電路11包括串聯(lián)連接的多個第二閉鎖電路11_1到11_6。依序將用以響應諸如讀取命令或寫入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)之類的指令與時鐘信號CLK_DELAY同步的第一控制信號rd輸入到每一個第二閉鎖電路11_1到11_6上。通過三個傳輸門T6到T8輸出內部命令信號Com_int，以響應該附加潛伏期例如AL0到AL3。其中，將每一個傳輸門T6到T8各耦合于上兩個閉鎖電路上。結果，可通過以每一個附加潛伏期AL1到AL3為基礎選擇性地導通每一個傳輸門T6到T8，確定該列主動式閉鎖電路11輸出內部命令信號Com_int的時序。此外，假如其附加潛伏期為0則導通第五傳輸門T5。結果，可在沒有因時鐘信號周期CLK_DELAY產(chǎn)生的延遲下輸出該內部命令信號Com_int。
如上所述，可通過組合一讀取命令及寫入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)來產(chǎn)生第一控制信號rd，以響應輸入到半導體存儲設備內的指令。
圖5所示為圖1所示的習知半導體存儲設備在附加潛伏期為0時施行讀取操作的波形圖。
如圖所示，假設其CAS潛伏期為5 tCLK，tRCD時序為5 tCLK，其猝發(fā)脈沖長度為8且其操作時鐘周期亦即1 tCLK為3納秒。除此之外，可在該tRCD時序之后經(jīng)過5 tCLK時產(chǎn)生一預充電命令，且其附加潛伏期為0。
為了達到半導體存儲設備內的讀取操作，可依序輸入一激活指令ACT、一讀取命令READ及一預充電命令PRE。其中，該半導體存儲設備可通過該激活命令ACT接收一行地址以激活一字線。然后，該半導體存儲設備可感測并放大對應于該已激活字線的多個單位單元內所儲存的多個數(shù)據(jù)。
接下來，該半導體存儲設備可通過該讀取命令READ接收一列地址以執(zhí)行前置譯碼及譯碼程序。通過前置譯碼及譯碼程序，可從多個已放大數(shù)據(jù)中選出所請求的數(shù)據(jù)并將其輸出到外部部位。然后，該預充電命令PRE會移除多個位線上的多個已放大數(shù)據(jù)。
該讀取操作期間，在激活該激活命令ACT之后，經(jīng)過tRCD的時序上施行該讀取命令READ的操作。此時，該列主動式閉鎖電路11會產(chǎn)生內部命令信號Com_int以控制該讀取命令READ的操作。然后，可通過該列地址控制器41及列前置譯碼器42輸出前置譯碼信號Col_Pre。接下來，該列譯碼器43會為該前置譯碼信號Col_Pre進行譯碼以輸出作為YI信號。結果，存儲體內的感測放大區(qū)塊可通過該YI信號輸出多個已放大數(shù)據(jù)中的請求數(shù)據(jù)。
參照圖5，在輸入該激活命令ACT之后經(jīng)過5 tCLK時產(chǎn)生內部命令信號Com_int以響應tRCD時序。產(chǎn)生YI信號以響應該內部命令信號Com_int。輸出該請求數(shù)據(jù)DATA以響應該YI信號及一數(shù)據(jù)路徑控制信號DPC。其中，該數(shù)據(jù)路徑控制信號DPC指的是多個控制信號，可在預定時序(亦即在5 tCLK之后，因為其CAS潛伏期為5)上用以控制該前置取出區(qū)塊70及數(shù)據(jù)輸出緩沖器80以便輸出該請求數(shù)據(jù)信號DATA以響應該內部命令信號Com_int。
如同圖5中的說明，在附加潛伏期為0的例子里，就像不具有任何附加潛伏期的同步半導體存儲設備一般，可在已輸入該激活命令ACT之后經(jīng)過tRCD的時序上執(zhí)行用以響應該讀取命令READ的操作。
圖6所示為圖1所示的習知半導體存儲設備在附加潛伏期為1時施行讀取操作的波形圖。
如圖所示，假如該附加潛伏期為1，則可在已輸入該激活命令ACT之后經(jīng)過tRCD的時序早于該附加潛伏期的時序上輸入該讀取命令READ。亦即，因為該附加潛伏期為1，故可在比經(jīng)過tRCD亦即5 tCLK早一個時鐘的時序上輸入該讀取命令READ。
半導體存儲設備內所包括的芯片組會以該附加潛伏期為基礎在比預定時序更早的時序上輸出該讀取命令READ。結果，該芯片組具有一用于執(zhí)行各操作以響應該指令的時間差。不過，考慮到用以響應所輸入指令的操作，該DDR同步半導體存儲設備的操作速率不會比習知同步半導體存儲設備的操作速率更快。
因為快速發(fā)展的高科技，需要以更高速率操作的半導體存儲設備。為了提高該半導體存儲設備的操作速率，很容易就會增高其操作時鐘的頻率。
基本上，該半導體存儲設備應該花費操作時間以接收所輸入的數(shù)據(jù)并進行譯碼而將該單位單元內所儲存的數(shù)據(jù)輸出到外部電路上。此外，幾乎無法減少操作時間。結果，雖然增高其操作時鐘的頻率，但也無法執(zhí)行操作以響應在每個操作時鐘周期上輸入的指令，亦即，可于至少兩個操作時鐘周期內執(zhí)行每一次操作。
該半導體存儲設備內，將用于處理輸入地址以執(zhí)行對應于所輸入指令的穩(wěn)定操作的時序稱作地址存取時序tAA。現(xiàn)今，一般而言該地址存取時序tAA大約是20納秒。例如，假如該操作時鐘的頻率為200MHz，則該操作時鐘周期為5納秒。此例中，對該地址存取時序tAA而言，該半導體存儲設備花了3個操作時鐘周期。亦即，該地址存取時序tAA指的是在輸入一地址之后直到自存儲體內所包括的多個單位單元中選出一對應單位單元為止的時間周期。
最后，有兩種用于降低地址存取時序tAA的方法其中一種方法是提高該半導體存儲設備的供應電壓，而另一種方法是改良該半導體存儲設備內所包括的MOS晶體管的特征或性質。
假如提高其供應電壓，則可減少其地址存取時間。不過，無法以供應有更高供應電壓的半導體存儲設備作為低功率存儲設備，因為增加了該半導體存儲設備的功率消耗。

發(fā)明內容
因此，本發(fā)明的目的在于提供一種用于降低地址存取時間的半導體存儲設備。
本發(fā)明一方面提供了一種用于控制同步半導體存儲設備操作的設備，其中每一個操作都是通過多個內部指令實現(xiàn)的，該設備包括參考時鐘區(qū)塊，用于接收一外部時鐘并輸出多個已延遲時鐘信號；以及控制區(qū)塊，用于在比該操作的起始時序更早的第一預定時序上輸出該多個內部指令之一，以響應該多個已延遲時鐘信號。
本發(fā)明另一方面提供的一種同步半導體存儲設備包括指令及地址接收區(qū)塊，用于接收外部時鐘、外部指令、行地址及列地址，并在對該外部指令進行譯碼之后輸出多個內部指令；行地址控制區(qū)塊，受至少一個所述內部指令的控制，對行地址進行譯碼；列地址控制區(qū)塊，受至少一個所述內部指令的控制，對所述列地址進行譯碼；存儲體，用于輸入或輸出一數(shù)據(jù)，以響應該已譯碼的行地址及列地址；以及I/O區(qū)塊，用于在該存儲體與外部電路之間傳遞數(shù)據(jù)，其中該行地址控制區(qū)塊包括參考時鐘區(qū)塊，用于接收一外部時鐘并輸出多個已延遲時鐘信號；以及控制區(qū)塊，用于在比該操作的起始時序更早的第一預定時序上執(zhí)行所述內部指令之一，以響應該多個已延遲時鐘信號。
本發(fā)明另一方面提供了一種用于控制同步半導體存儲設備操作的方法，其中每一個操作都是通過用以執(zhí)行指令以響應其附加潛伏期的多個內部指令實現(xiàn)的，該方法包括下列步驟A)接收一外部時鐘并輸出多個已延遲時鐘信號；以及B)在比該操作的起始時序更早的第一預定時序上輸出該多個內部指令之一，以響應該多個已延遲時鐘信號。


通過下述優(yōu)選實施例結合附圖的描述，本發(fā)明的上述及其它目的與特征將會變得更加明顯，其中圖1所示為一習知半導體存儲設備的框圖。
圖2所示為圖1所示的習知半導體存儲設備內一些和列地址有關的區(qū)塊的框圖。
圖3所示為圖1所示的列地址控制器的局部電路的電路圖。
圖4所示為圖1所示的列主動式閉鎖電路的局部電路的電路圖。
圖5所示為圖1所示的習知半導體存儲設備在附加潛伏期為0時施行讀取操作的波形圖。
圖6所示為圖1所示的習知半導體存儲設備在附加潛伏期為1時施行讀取操作的波形圖。
圖7所示為根據(jù)本發(fā)明的半導體存儲設備的框圖。
圖8A和圖8B所示為圖7所示的半導體存儲設備內一些和列地址有關的區(qū)塊的框圖。
圖9所示為圖7所示的半導體存儲設備在附加潛伏期為1時施行讀取操作的波形圖。
圖10所示為圖7所示的半導體存儲設備在附加潛伏期為3時施行讀取操作的波形圖。
圖11為與習知半導體存儲設備比較，說明本發(fā)明半導體存儲設備的地址存取時序的波形圖。
圖12所示為圖7所示的列地址控制器的電路圖。
圖13所示為圖7所示的列主動式閉鎖電路的電路圖。
具體實施例方式
以下將參照各附圖詳細說明一種根據(jù)本發(fā)明用于降低半導體存儲設備的地址存取時序tAA的設備。
圖7所示為根據(jù)本發(fā)明的半導體存儲設備的框圖。
如圖所示，該半導體存儲設備包括一指令譯碼器10、一地址緩沖區(qū)塊20、一地址寄存器21、一行前置譯碼器31、一行譯碼器32、一列主動式閉鎖電路100、一列地址控制器200、一列前置譯碼器300、一列譯碼器43、多個存儲體bank0到bank3、一前置取出區(qū)塊70以及一數(shù)據(jù)輸出緩沖器80。
該半導體存儲設備進一步包括一DQS緩沖器90、一延遲鎖定回路60以及一模式寄存器50。其中，因為除了列主動式閉鎖電路100、列地址控制器200及列前置譯碼器300之外的所有功能區(qū)塊都等于如圖1所示的功能區(qū)塊，故省略其詳細說明。
簡言之，該同步半導體存儲設備包括一具有指令譯碼器10、地址緩沖區(qū)塊20、地址寄存器21及模式寄存器50的指令及地址接收區(qū)塊；一具有行前置譯碼器31及行譯碼器32的行地址控制區(qū)塊；一具有列主動式閉鎖電路100、列地址控制器200、列前置譯碼器300及列譯碼器43的列地址控制區(qū)塊；一存儲體；以及一具有DQS緩沖器90、延遲鎖定回路60、前置取出區(qū)塊70及數(shù)據(jù)輸出緩沖器80的I/O區(qū)塊。
該指令及地址接收區(qū)塊用于接收一外部時鐘、一外部指令、一行地址及一列地址并在對該外部指令進行譯碼之后輸出多個內部指令。該行地址控制區(qū)塊受該至少一個內部指令的控制對該行地址進行譯碼。該列地址控制區(qū)塊受該至少一個內部指令的控制對該列地址進行譯碼。該存儲體輸入或輸出數(shù)據(jù)，以響應該已譯碼的行地址及列地址。該I/O區(qū)塊用于在該存儲體與外部電路之間傳遞數(shù)據(jù)。
此外，列地址控制區(qū)塊包括一參考時鐘區(qū)塊，用于接收一外部時鐘并輸出多個已延遲時鐘信號；以及一控制區(qū)塊，用于在比該操作的起始時序更早的第一預定時序上執(zhí)行該多個內部指令之一，以響應該多個已延遲時鐘信號。
其中，該第一預定時序指的是比tRCD時序更早一個外部時鐘周期的時序。該tRCD時序指的是RAS到CAS的延遲，亦即從產(chǎn)生行地址選通脈沖(RAS)的時序到產(chǎn)生列地址選通脈沖(CAS)的時序的周期。
假如附加潛伏期AL為0，該列主動式閉鎖電路100、列地址控制器200及列前置譯碼器300各輸出第一內部命令信號Com_int(1)、第一內部列地址Col_int(1)及第一前置譯碼信號Col_Pre(1)。否則，假如附加潛伏期AL不為0，亦即該附加潛伏期AL為1，2，3等，該列主動式閉鎖電路100、列地址控制器200及列前置譯碼器300各輸出第二內部命令信號Com_int(2)、第二內部列地址Col_int(2)及第二前置譯碼信號Col_Pre(2)。其中，在比tRCD時序早一個外部時鐘周期的時序上輸出由該列主動式閉鎖電路100輸出的第二內部命令信號Com_int(2)。
此外，本發(fā)明中，可使該列主動式閉鎖電路100、列地址控制器200及列前置譯碼器300各具有一條輸出線，以在不同時序上輸出第一和第二信號，例如Com_int(1)和Com_int(2)；或具有兩條輸出線，每條輸出線以附加潛伏期AL為基礎輸出第一和第二信號，例如Com_int(1)和Com_int(2)。
圖8A和圖8B所示為圖7所示的半導體存儲設備內一些與列地址有關的區(qū)塊的框圖。
如圖8A所示，該列主動式閉鎖電路100具有兩條輸出線，各用以輸出第一和第二內部命令信號，如Com_int(1)和Com_int(2)。該第二內部命令信號Com_int(2)會貫穿延遲單元400。此中，該延遲單元400的延遲數(shù)值比一個外部時鐘周期更短。例如，假如該外部時鐘周期為3納秒，則該延遲數(shù)值可以是1納秒，亦即3納秒以下。
具體地，該列主動式閉鎖電路100包括第一命令產(chǎn)生器110，在附加潛伏期為0時在經(jīng)過tRCD的時序上輸出第一內部命令信號Com_int(1)；以及第二指令產(chǎn)生器120，在附加潛伏期為0時在比tRCD早一個外部時鐘周期的時序上輸出第二內部命令信號Com_int(2)。
此例中，在比tRCD時序早一個外部時鐘周期的時序上輸出第二內部命令信號Com_int(2)。亦即，該半導體存儲設備具有3納秒的時序差。如圖8A所示，假如該第二內部命令信號Com_int(2)被延遲單元400延遲，則可減少該列前置譯碼器300內所產(chǎn)生的時序誤差。此外，假如使用3納秒的時序差以防止產(chǎn)生時序誤差并改良其地址存取時序tAA，則可更穩(wěn)定地操作該半導體存儲設備。結果，提高了該半導體存儲設備的部分產(chǎn)值。
最近，為了提高該半導體存儲設備的操作速率，可在沒有任何時序差下操作該半導體存儲設備內的每個區(qū)塊。不過就像本發(fā)明，假如可將從該列主動式閉鎖電路100得到的3納秒時序差用于改良其地址存取時序tAA，則可更穩(wěn)定地操作該半導體存儲設備。
類似于列主動式閉鎖電路100，該列地址控制器200包括一無延遲區(qū)塊210，用于在附加潛伏期為0時在沒有任何延遲下輸出第一內部列地址Col_int(1)；以及一AL-1延遲區(qū)塊220，用于在附加潛伏期不為0時在比tRCD時序早的預定時序上輸出第二內部列地址Col_int(2)。
參考圖8A，該列前置譯碼器300包括一列前置譯碼區(qū)塊310，用于對由該無延遲區(qū)塊210或AL-1延遲區(qū)塊220輸出的第一內部列地址Col_int(1)或第二內部列地址Col_int(2)進行前置譯碼，以響應該第一指令產(chǎn)生器110或第二指令產(chǎn)生器120輸出的第一內部命令信號Com_int(1)或第二內部命令信號Com_int(2)；以及一修護地址比較器320，用于將該第一內部列地址Col_int(1)或第二內部列地址Col_int(2)與一已修護地址作比較，以找出該第一內部列地址Col_int(1)或第二內部列地址Col_int(2)是否為已修護地址。
具體地，用以將第一列前置譯碼信號Col_Pre(1)或第二列前置譯碼信號Col_Pre(2)輸出到列譯碼器43上的列前置譯碼區(qū)塊310包括一正常前置譯碼器311，在該第一內部列地址Col_int(1)或第二內部列地址Col_int(2)不是已修護地址時，用于對該第一內部列地址Col_int(1)或第二內部列地址Col_int(2)進行前置譯碼；以及一修護前置譯碼器312，在各內部列地址Col_int為已修護地址時，用于對各內部列地址Col_int進行前置譯碼。
參照圖8B，無論其附加潛伏期是否為0，該列主動式閉鎖電路100都具有一條輸出線，以輸出第一或第二命令信號，即Com_int(1)或Com_int(2)。此例中，該列前置譯碼器300應接收附加潛伏期AL，以便輸出第一前置譯碼信號Col_Pre(1)或第二前置譯碼信號Col_Pre(2)。
圖9到圖11所示為圖7所示的半導體存儲設備的操作的波形圖。以下將參照圖7到圖11詳細說明該半導體存儲設備的操作。
根據(jù)本發(fā)明的半導體存儲設備中，該列主動式閉鎖電路100會在各不同時序上輸出第一內部命令信號Com_int(1)或第二內部命令信號Com_int(2)。即，當其附加潛伏期為0時，在tRCD時序上輸出該第一內部命令信號Com_int(1)；否則當其附加潛伏期不為0時，在比tRCD時序更早的預定時序上輸出該第二內部命令信號Com_int(2)。
其中，該預定時序比tRCD時序早一個外部時鐘周期。不過，可以其附加潛伏期AL為基礎改變該預定時序。例如，假如其附加潛伏期AL為2，該預定時序比tRCD時序早兩個外部時鐘周期。
圖9所示為圖7所示的半導體存儲設備在附加潛伏期為1時執(zhí)行讀取操作的波形圖。
如圖所示，當其附加潛伏期為1時，可在比tRCD時序早一個外部時鐘周期的時序上直接而不是過了該tRCD時序之后輸入用以響應讀取命令READ的第二內部命令信號Com_int(2)。亦即，可在大約比tRCD時序早一個外部時鐘周期的時序上產(chǎn)生該第二內部命令信號Com_int(2)。
圖中未示出，為響應該第二內部命令信號Com_int(2)，該列地址控制器200會將第二內部列地址Col_int(2)輸出到該列前置譯碼器300上。結果，該列前置譯碼器300可將第二內部列地址Col_int(2)進行前置譯碼，以響應該第二內部命令信號Com_int(2)，并在大約比習知半導體存儲設備的時序更早的預定時序上輸出第二前置譯碼信號Col_Pre(2)。
然后，該列譯碼器43會對該第二前置譯碼信號Col_Pre(2)進行譯碼并輸出作為YI信號。結果，存儲體內的感測放大區(qū)塊通過該YI信號輸出多個已放大數(shù)據(jù)中的請求數(shù)據(jù)。輸出該請求數(shù)據(jù)DATA以響應該YI信號及一數(shù)據(jù)路徑控制信號DPC。其中，該數(shù)據(jù)路徑控制信號DPC指的是多個控制信號，用于控制該前置取出區(qū)塊70及數(shù)據(jù)輸出緩沖器80以響應該第二內部命令信號Com_int(2)。
因此，根據(jù)本發(fā)明的半導體存儲設備可在比習知半導體存儲設備更早的預定時序上實現(xiàn)列地址的相關操作。亦即，可使地址存取時序tAA減小一個外部時鐘周期。
圖10所示為圖7所示的半導體存儲設備在附加潛伏期為3時執(zhí)行讀取操作的波形圖。
如圖所示，在比tRCD時序早三個外部時鐘周期的時序上輸入讀取命令READ。其中，該半導體存儲設備可于兩個外部時鐘周期內閉鎖該讀取命令READ，然后再在比tRCD時序早一個外部時鐘周期的時序上產(chǎn)生該第二內部命令信號Com_int(2)。除了這種操作之外，其它操作都是和如圖9所示的操作相同的。同樣地，可使其地址存取時序tAA減小一個外部時鐘周期。
圖11為與習知半導體存儲設備比較，本發(fā)明半導體存儲設備的地址存取時序的波形圖。其中，CAS潛伏期為5，如圖所示，根據(jù)本發(fā)明的半導體存儲設備可在大約比習知半導體存儲設備的時序早一個外部時鐘周期的時序上產(chǎn)生一內部命令信號Com_int。結果，也可在更早的時序上產(chǎn)生該前置譯碼信號Col_Pre及YI信號。
因此，與習知半導體存儲設備相比，即使當根據(jù)本發(fā)明的半導體存儲設備并未在更早的時序上輸出該請求數(shù)據(jù)DATA時，根據(jù)本發(fā)明的半導體存儲設備內和地址譯碼程序有關的各內部區(qū)塊也具有比習知半導體存儲設備更長的時序差。其中，Gio指的是將請求數(shù)據(jù)供應到通用位線上的周期，而RD0和D0指的則是將請求數(shù)據(jù)閉鎖于具有前置取出區(qū)塊70和數(shù)據(jù)輸出緩沖器80等的I/O區(qū)塊中的周期。
因此，對照習知技術中15納秒的地址存取時序tAA，根據(jù)本發(fā)明的半導體存儲設備內的地址存取時序tAA為12納秒。
圖12所示為圖7所示的列地址控制器200的電路圖。
如圖所示，該列地址控制器200包括第一傳輸門T8，在附加潛伏期AL為0或1亦即AL0或AL1時，用于輸出所輸入的地址信號Add_Col作為內部列地址Col_int；第一到第四閉鎖電路210到240，作串聯(lián)連接以依序閉鎖與外部時鐘同步的列地址Add_Col和/Add_Col；第二傳輸門T9，在附加潛伏期AL為2亦即AL2時，用于輸出第二閉鎖電路220的輸出信號作為內部列地址Col_int；以及第三傳輸門T10，在附加潛伏期AL為3亦即AL3時，用于輸出第四閉鎖電路240的輸出信號作為內部列地址Col_int。
假如附加潛伏期AL為0或1，則導通第一傳輸門T8。結果，可在沒有因時鐘信號周期CLK_DELAY產(chǎn)生的任何延遲下輸出該列地址Add_Col。
其中，傳輸門T9和T10均耦合于兩個閉鎖電路上。結果，可以附加潛伏期AL2和AL3為基礎選擇性地導通傳輸門T9和T10，確定該列地址控制器200輸出內部列地址Col_int的時序。例如，假如其附加潛伏期AL為2，則閉鎖列地址Add_Col一個時鐘信號周期CLK_DELAY。否則，假如其附加潛伏期AL為3，則閉鎖該列地址Add_Col兩個時鐘信號周期CLK_DELAY。
圖13所示為圖7所示的列主動式閉鎖電路100的電路圖。
如圖所示，該列主動式閉鎖電路100包括一內部指令譯碼器150，用于在對多個已延遲時鐘信號及所輸入的各命令信號進行譯碼之后輸出一已譯碼信號rd；第四傳輸門T12，在附加潛伏期AL為0或1時，用于輸出由該內部指令譯碼器150輸出的已譯碼信號rd作為內部命令信號Com_int；第五到第八閉鎖電路110到140，串聯(lián)連接，以依序閉鎖與時鐘信號CLK_DELAY同步的已譯碼信號rd；第五傳輸門T13，在附加潛伏期AL為2時，用于輸出該第二閉鎖電路120的輸出信號作為內部命令信號Com_int；以及第六傳輸門T14，在附加潛伏期AL為3時，用于輸出第四閉鎖電路140的輸出信號作為內部命令信號Com_int。
其中，依序將用以響應諸如讀取命令或寫入命令(例如CAS_DELAY、WE_DELAY、RAS_DELAY及CS_DELAY)之類的與時鐘信號周期CLK_DELAY同步的命令的已譯碼信號rd輸入到第五到第八閉鎖電路110到140。
假如附加潛伏期AL為0或1，則導通了第四傳輸門T12。結果，可在沒有因時鐘信號周期CLK_DELAY產(chǎn)生的延遲下輸出該已譯碼信號rd。
其中，傳輸門T13和T14均耦合于兩個閉鎖電路上。結果，可以附加潛伏期AL2和AL3為基礎選擇性地導通傳輸門T13和T14，確定該列主動式閉鎖電路100輸出內部命令信號Com_int的時序。例如，假如其附加潛伏期AL為2，則閉鎖該已譯碼信號rd一個時鐘信號周期CLK_DELAY。否則，假如其附加潛伏期AL為3，則閉鎖該已譯碼信號rd兩個時鐘信號周期CLK_DELAY。
如上所述，可通過使用如圖12和圖13所示的列主動式閉鎖電路100及列地址控制器200在比tRCD時序早一個外部時鐘周期的時序上輸出該內部列地址Col_int。
根據(jù)本發(fā)明的具有附加潛伏期的同步半導體存儲設備可降低地址存取時序tAA，且因此提高了該同步半導體存儲設備的操作速率。
特別是，因為根據(jù)本發(fā)明的同步半導體存儲設備的結構極其類似于習知半導體存儲設備的結構，因此，可在除了和列地址有關的少數(shù)功能性區(qū)塊之外，無需重新設計所有功能性區(qū)塊的情況下制造出本發(fā)明的同步半導體存儲設備。
相對于習知半導體存儲設備中等于15納秒的地址存取時序tAA，根據(jù)本發(fā)明的同步半導體存儲設備具有等于12納秒的地址存取時序tAA。
而且，因為該同步半導體存儲設備有更多時間可防止時序誤差并改良其地址存取時序tAA，故可更穩(wěn)定地操作該半導體存儲設備。結果，提高了該半導體存儲設備的部分產(chǎn)量。
雖然結合較佳實施例對本發(fā)明進行了描述，但顯而易見的是，本領域的技術人員可以在不脫離下述權利要求所定義的本發(fā)明精神和范圍的情況下，做出各種變化和修改。
權利要求
1.一種用于控制同步半導體存儲設備操作的設備，其中每一個操作都是通過多個內部指令實現(xiàn)的，該設備包括參考時鐘區(qū)塊，用于接收一外部時鐘并輸出多個已延遲時鐘信號；以及控制區(qū)塊，用于在比該操作的起始時序更早的第一預定時序上輸出該多個內部指令之一，以響應該多個已延遲時鐘信號。
2.如權利要求1所述的設備，其特征在于該同步半導體存儲設備的附加潛伏期不是0。
3.如權利要求1所述的設備，其特征在于該第一預定時序比tRCD時序早一個外部時鐘周期。
4.如權利要求1所述的設備，其特征在于該多個已延遲時鐘信號包括時鐘延遲信號、CAS信號、芯片選取信號、寫入使能信號以及RAS信號。
5.如權利要求1所述的設備，其特征在于該控制區(qū)塊的輸出信號用于控制是否對所輸入的列地址信號進行譯碼。
6.如權利要求1所述的設備，進一步包括地址控制器，在比該操作的起始時序更早的第二預定時序上輸出所輸入的地址信號，以響應多個已延遲時鐘信號；以及譯碼區(qū)塊，用于對來自該地址控制器的輸出地址信號進行譯碼，以響應來自該控制區(qū)塊的輸出信號。
7.如權利要求6所述的設備，其特征在于該控制區(qū)塊包括指令譯碼器，在對多個已延遲時鐘信號進行譯碼之后，用于輸出一已譯碼信號；第一傳輸門，在附加潛伏期為0時，用于輸出已譯碼信號作為輸出信號；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該已譯碼信號；第二傳輸門，在附加潛伏期為2時，用于輸出該第二閉鎖電路的輸出信號作為輸出信號；以及第三傳輸門，在附加潛伏期為3時，用于輸出該第四閉鎖電路的輸出信號作為輸出信號。
8.如權利要求7所述的設備，其特征在于該地址控制器包括第一傳輸門，在附加潛伏期為0或1時，用于輸出所輸入的地址信號作為內部列地址信號；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該列地址；第二傳輸門，在附加潛伏期為2時，用于輸出該第二閉鎖電路的輸出信號作為內部列地址；以及第三傳輸門，在附加潛伏期為3時，用于輸出該第四閉鎖電路的輸出信號作為內部列地址。
9.一種同步半導體存儲設備，包括指令及地址接收區(qū)塊，用于接收外部時鐘、外部指令、行地址及列地址，并在對該外部指令進行譯碼之后輸出多個內部指令；行地址控制區(qū)塊，受至少一個所述內部指令的控制，對行地址進行譯碼；列地址控制區(qū)塊，受至少一個所述內部指令的控制，對所述列地址進行譯碼；存儲體，用于輸入或輸出一數(shù)據(jù)，以響應該已譯碼的行地址及列地址；以及I/O區(qū)塊，用于在該存儲體與外部電路之間傳遞數(shù)據(jù)，其中該行地址控制區(qū)塊包括參考時鐘區(qū)塊，用于接收一外部時鐘并輸出多個已延遲時鐘信號；以及控制區(qū)塊，用于在比該操作的起始時序更早的第一預定時序上執(zhí)行所述內部指令之一，以響應該多個已延遲時鐘信號。
10.如權利要求9所述的設備，其特征在于該同步半導體存儲設備的附加潛伏期不是0。
11.如權利要求9所述的設備，其特征在于該第一預定時序比tRCD時序早一個外部時鐘周期。
12.如權利要求9所述的設備，其特征在于該多個已延遲時鐘信號包括時鐘延遲信號、CAS信號、芯片選取信號、寫入使能信號以及RAS信號。
13.如權利要求9所述的設備，其特征在于該控制區(qū)塊的輸出信號用于控制是否對所輸入的列地址信號進行譯碼。
14.如權利要求9所述的設備，進一步包括地址控制器，用于在比該操作的起始時序更早的第二預定時序上輸出所輸入的地址信號，以響應多個已延遲時鐘信號之一；以及譯碼區(qū)塊，用于對該地址控制器的輸出地址信號進行譯碼，以響應來自該控制區(qū)塊的輸出信號。
15.如權利要求14所述的設備，其特征在于該控制區(qū)塊包括指令譯碼器，在對多個已延遲時鐘信號進行譯碼之后，用于輸出一已譯碼信號；第一傳輸門，在附加潛伏期為0或1時，用于輸出已譯碼信號作為輸出信號；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該列地址；第二傳輸門，在附加潛伏期為2時，用于輸出該第二閉鎖電路的輸出信號作為輸出信號；以及第三傳輸門，在附加潛伏期為3時，用于輸出該第四閉鎖電路的輸出信號作為輸出信號。
16.如權利要求15所述的設備，其特征在于該地址控制器包括第一傳輸門，在附加潛伏期為0或1時，用于輸出所輸入的地址信號作為內部列地址信號；第一到第四閉鎖電路，串聯(lián)連接，以依序閉鎖該列地址；第二傳輸門，在附加潛伏期為2時，用于輸出該第二閉鎖電路的輸出信號作為內部列地址；以及第三傳輸門，在附加潛伏期為3時，用于輸出該第四閉鎖電路的輸出信號作為內部列地址。
17.一種用于控制同步半導體存儲設備操作的方法，其中每一個操作都是通過用以執(zhí)行指令以響應其附加潛伏期的多個內部指令實現(xiàn)的，該方法包括下列步驟A)接收一外部時鐘并輸出多個已延遲時鐘信號；以及B)在比該操作的起始時序更早的第一預定時序上輸出該多個內部指令之一，以響應該多個已延遲時鐘信號。
18.如權利要求17所述的方法，其特征在于該同步半導體存儲設備的附加潛伏期不是0。
19.如權利要求17所述的方法，其特征在于該第一預定時序比tRCD時序早一個外部時鐘周期。
20.如權利要求17所述的方法，其特征在于該多個已延遲時鐘信號包括時鐘延遲信號、CAS信號、芯片選取信號、寫入使能信號以及RAS信號。
全文摘要
本發(fā)明提供了一種用以施行同步半導體存儲設備的控制操作的設備，其中每一個操作都是通過多個指令實現(xiàn)的，此設備包括參考時鐘區(qū)塊，用于接收一外部時鐘并輸出多個已延遲的時鐘信號；以及控制區(qū)塊，用以響應該多個已延遲時鐘信號以便在比操作的起始時序更早的第一預定時序上輸出多個內部指令之一。
文檔編號G06F1/10GK1629980SQ20041007023
公開日2005年6月22日 申請日期2004年7月30日 優(yōu)先權日2003年12月17日
發(fā)明者宋鎬旭 申請人:海力士半導體有限公司