專利名稱：多段式超頻主機(jī)板及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多段式超頻主機(jī)板及其控制方法，特別是一種避免因工作時序不匹配造成系統(tǒng)不穩(wěn)定的多段式超頻主機(jī)板及其控制方法。
背景技術(shù)：
隨著計算機(jī)技術(shù)的進(jìn)步，計算機(jī)包括CPU、主機(jī)板、內(nèi)存等等，在處理及運(yùn)算速度也越來越快，但相對的處理速度越快的產(chǎn)品反應(yīng)在價格上也相對的提高。然而，一項產(chǎn)品在應(yīng)用時，在許多因素的考量下，并不會將其使用在產(chǎn)品的極限，換言之，即是產(chǎn)品應(yīng)有更佳的應(yīng)用空間，因此，開始有人利用超頻的技術(shù)使得能以較低的價格并使計算機(jī)產(chǎn)品能發(fā)揮更大的效能。
請參照圖1所示，以主機(jī)板為例，其主要包含有一中央處理單元11、一時序產(chǎn)生模塊12、一北橋芯片組13，北橋芯片組13至少設(shè)置有一前端總線回路131及一快速外圍連結(jié)接口總線回路132、以及一南橋芯片組14。其動作由中央處理單元11傳送至少一時序控制信號S0至?xí)r序產(chǎn)生模塊12，而使時序產(chǎn)生模塊12分別輸出第一時序信號CK0及第二時序信號CK1。第一時序信號CK0輸入至中央處理單元11及北橋芯片組13的前端總線回路131，而第二時序信號CK1輸入北橋芯片組13的快速外圍連結(jié)接口總線回路132及南橋芯片組14。
現(xiàn)有的超頻技術(shù)，可在中央處理單元11的容許范圍內(nèi)將第一時序信號CK0的頻率提高但是不需提高第二時序信號CK1的頻率，例如第一時序信號CK0可為FSB 200、FSB 201、FSB 202甚至可提升至FSB1200即工作頻率為300MHz，但是此時的第二時序信號CK1仍然保持在PCIE 100的工作頻率下，并不需要隨著提高其工作頻率。
此外，在英特爾(Intel)915(Grantsdale)北橋芯片組以及925(Alderswood)北橋芯片組之前的產(chǎn)品，只要超頻的范圍在中央處理單元所能承受的頻率之下工作，則只要將中央處理單元與北橋芯片組之間的信息傳輸頻率超頻，而不需要將北橋芯片組與南橋芯片組及其外圍的快速外圍連結(jié)接口(如圖1所示的S-PCIE-1～SPCIE-n以及N-PCIE)之間的信息傳輸頻率超頻，系統(tǒng)不會發(fā)生不穩(wěn)定的情形。然而，在Intel 915及925北橋芯片組之后，當(dāng)超頻之后在第一時序信號CK0及第二時序信號CK1的工作頻率之比超過一定的比值時，則會產(chǎn)生系統(tǒng)的不穩(wěn)定。
近來，業(yè)者又發(fā)展出另一種超頻的技術(shù)，請參照圖1所示，其是在中央處理單元11的容許范圍內(nèi)將第一時序信號CK0的頻率提高同時依據(jù)一個比例提高第二時序信號CK1的頻率，例如第一時序信號CK0可為FSB 133MHz、FSB 137MHz、FSB 140MHz及FSB 150MHz，此時的第二時序信號CK1所對應(yīng)的工作頻率為PCIE 100MHz、或PCIE100MHz以上的工作頻率。
如此，雖然可以解決在第一時序信號CK0及第二時序信號CK1的工作頻率之比超過一定的比值時，造成工作時序不匹配，會產(chǎn)生系統(tǒng)的不穩(wěn)定的情形，但，此種方式存在著另一問題，即是北橋芯片組與南橋芯片組及其外圍的快速外圍連結(jié)接口(如圖1所示的S-PCIE-1～SPCIE-n以及N-PCIE)之間的信息傳輸頻率，有一最高上限值，舉例說明，當(dāng)?shù)诙r序信號的值為PCIE 116MHz以上時，若第一時序信號再超頻為FSB 160MHz，而第二時序信號的值如繼續(xù)提升超過PCIE 116MHz時，此時與快速外圍連結(jié)接口連接的接口，以及在前端總線回路131的信息傳輸頻率與快速外圍連結(jié)接口總線回路132的信息傳輸頻率的傳輸頻率比將無法相互匹配，進(jìn)而造成系統(tǒng)的不穩(wěn)定。
承上所述，因在Intel 915及925芯片組之后，第一時序信號及第二時序信號的工作頻率之比超過一定的比值時，造成工作時序不匹配，會產(chǎn)生系統(tǒng)的不穩(wěn)定，而無法將計算機(jī)產(chǎn)品發(fā)揮其最大效能。因此，如何使計算機(jī)產(chǎn)品發(fā)揮其最大效能，實(shí)乃當(dāng)前主機(jī)板超頻技術(shù)的重要課題之一。

發(fā)明內(nèi)容
有鑒于上述課題，本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足與缺陷，提供一種避免因工作時序不匹配造成系統(tǒng)不穩(wěn)定的多段式超頻主機(jī)板及其控制方法。
為達(dá)上述目的，本發(fā)明提供一種多段式超頻主機(jī)板，包含一中央處理單元、一芯片組及一時序比例控制信號產(chǎn)生模塊。在本發(fā)明中，中央處理單元輸出一時序控制信號；芯片組至少設(shè)有一前端總線回路、及一快速外圍連結(jié)接口總線回路，其中前端總線回路與快速外圍連結(jié)接口總線回路電連接，且前端總線回路與中央處理單元電連接；時序比例控制信號產(chǎn)生模塊與芯片組電連接，時序比例控制信號產(chǎn)生模塊產(chǎn)生一時序比例控制信號，時序比例控制信號輸入至芯片組中，芯片組依據(jù)時序比例控制信號重新設(shè)定前端總線回路的信息傳輸頻率與快速外圍連結(jié)接口總線回路的信息傳輸頻率的傳輸頻率比。
另外本發(fā)明亦揭露一種多段式超頻主機(jī)板控制方法，其有一中央處理單元、一時序產(chǎn)生模塊、一時序比例控制信號產(chǎn)生模塊、及一芯片組，該芯片組至少設(shè)有一前端總線回路、及一快速外圍連結(jié)接口總線回路，該多段式超頻主機(jī)板的控制方法包含產(chǎn)生一時序信息并將其輸入至中央處理單元，以使中央處理單元依據(jù)時序信息傳送一時序控制信號至?xí)r序產(chǎn)生模塊；時序產(chǎn)生模塊依據(jù)時序控制信號產(chǎn)生一第一時序信號及一第二時序信號，并分別將第一時序信號輸入至中央處理單元及芯片組的前端總線回路，及將第二時序信號輸入至芯片組的快速外圍連結(jié)接口總線回路；產(chǎn)生一時序比例信息，并將其輸入至?xí)r序比例控制信號產(chǎn)生模塊中，以使時序比例控制信號產(chǎn)生模塊依據(jù)時序比例信息產(chǎn)生一時序比例控制信號；將時序比例控制信號輸入至芯片組中，以使芯片組依據(jù)時序比例控制信號重新設(shè)定前端總線回路的信息傳輸頻率與快速外圍連結(jié)接口總線回路的信息傳輸頻率的傳輸頻率比。
承上所述，因依本發(fā)明的多段式超頻主機(jī)板，通過時序比例控制信號產(chǎn)生模塊產(chǎn)生一時序比例控制信號至芯片組，使得芯片組依據(jù)時序比例控制信號改變其所認(rèn)定的組態(tài)，因此可避免因工作時序不匹配，而產(chǎn)生系統(tǒng)的不穩(wěn)定，使得計算機(jī)產(chǎn)品發(fā)揮其最大效能。


圖1為顯示現(xiàn)有超頻主機(jī)板的示意圖；圖2為顯示依本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板的示意圖；圖3為顯示依本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板的另一示意圖；圖4為顯示依本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板控制方法的流程圖。
圖中符號說明11 中央處理單元12 時序產(chǎn)生模塊13 北橋芯片組131 前端總線回路132 快速外圍連結(jié)接口總線回路14 南橋芯片組S0時序控制信號CK0第一時序信號CK1第二時序信號21 中央處理單元
22 片組221 前端總線回路222 快速外圍連結(jié)接口總線回路23 時序比例控制信號產(chǎn)生模塊24 時序產(chǎn)生模塊25 基本輸出/輸入系統(tǒng)模塊26 南橋芯片組S1時序控制信號S2時序比例控制信號CK2第一時序信號CK3第二時序信號I1時序信息I2時序比例信息具體實(shí)施方式
以下將參照相關(guān)附圖，說明依本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板，其中相同的元件將以相同的參照符號加以說明。
請參照圖2所示，本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板，包含一中央處理單元21、一芯片組22、一時序比例控制信號產(chǎn)生模塊23、一時序產(chǎn)生模塊24、一基本輸出/輸入系統(tǒng)模塊25。在本實(shí)施例中，中央處理單元21，輸出一時序控制信號S1至?xí)r序產(chǎn)生模塊24。
芯片組22，其至少設(shè)有一前端總線(FSB)回路221、及一快速外圍連結(jié)接口(PCIE)總線回路222，其中前端總線回路221與快速外圍連結(jié)接口總線回路222電連接，且前端總線回路221與中央處理單元21電連接，在本實(shí)施例中，芯片組22為北橋芯片組。
時序比例控制信號產(chǎn)生模塊23，與芯片組22電連接，其產(chǎn)生一時序比例控制信號S2，時序比例控制信號S2輸入至芯片組22中，芯片組22依據(jù)時序比例控制信號S2重新設(shè)定前端總線回路221的信息傳輸頻率與快速外圍連結(jié)接口總線回路222的信息傳輸頻率的傳輸頻率比。
時序產(chǎn)生模塊24，其分別電連接于中央處理單元21與前端總線回路221及快速外圍連結(jié)接口總線回路222，時序產(chǎn)生模塊24分別輸出一第一時序信號CK2及一第二時序信號CK3。在本實(shí)施例中，第一時序信號CK2輸入至中央處理單元21及前端總線回路221，而第二時序信號CK3輸入至快速外圍連結(jié)接口總線回路222，其中，第一時序信號CK2的頻率等于前端總線回路221的信息傳輸頻率，而第二時序信號CK3的頻率等于快速外圍連結(jié)接口總線回路222的信息傳輸頻率。
基本輸出/輸入系統(tǒng)模塊25，分別與中央處理單元21及時序比例控制信號產(chǎn)生模塊23電連接，基本輸出/輸入系統(tǒng)模塊25分別輸出一時序信息I1及一時序比例信息I2，在本實(shí)施例中，時序信息I1輸入至中央處理單元21，中央處理單元21依據(jù)時序信息I1產(chǎn)生時序控制信號S1，另外，時序比例信息I2輸入至?xí)r序比例控制信號產(chǎn)生模塊23，時序比例控制信號產(chǎn)生模塊23依據(jù)時序比例信息I2產(chǎn)生時序比例控制信號S2。在本實(shí)施例中，時序比例控制信號產(chǎn)生模塊23中更包含有一比例對照表及至少一緩存器，在基本輸出/輸入系統(tǒng)模塊25輸出一時序比例信息I2至?xí)r序比例控制信號產(chǎn)生模塊23時，將時序比例信息I2由比例對照表選取所對應(yīng)的時序比例控制信號S2儲存于緩存器中。
于本實(shí)施例中，本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板更包含一南橋芯片組26，請參照圖3所示，其分別與時序產(chǎn)生模塊24及快速外圍連結(jié)接口總線回路222電連接，并由時序產(chǎn)生模塊24產(chǎn)生第二時序信號CK3輸入至南橋芯片組26，而第二時序信號CK3的頻率等于快速外圍連結(jié)接口總線回路222與南橋芯片組26及其外圍的快速外圍連結(jié)接口(如圖3所示的S-PCIE-1～SPCIE-n以及N-PCIE)之間的信息傳輸頻率。
為使本發(fā)明的內(nèi)容更容易理解，以下將舉一實(shí)例，以說明依本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板控制方法的流程。
請參照圖4并搭配圖3所示，依本發(fā)明較佳實(shí)施例的多段式超頻主機(jī)板控制方法，其中多段式超頻主機(jī)板包含有一中央處理單元21、一芯片組22，芯片組22至少設(shè)有一前端總線回路221、及一快速外圍連結(jié)接口總線回路222、一時序比例控制信號產(chǎn)生模塊23、一時序產(chǎn)生模塊24、一基本輸出/輸入系統(tǒng)模塊25、及一南橋芯片組26，多段式超頻主機(jī)板的控制方法包含以下步驟產(chǎn)生一時序信息I1并將其輸入至中央處理單元21，以使中央處理單元21依據(jù)時序信息I1傳送一時序控制信號S1至?xí)r序產(chǎn)生模塊24，時序信息I1由基本輸出/輸入系統(tǒng)模塊25輸出至中央處理單元21，在本實(shí)施例中，時序信息I1為FSB 140規(guī)格的信息。
時序產(chǎn)生模塊24依據(jù)時序控制信號S1產(chǎn)生一第一時序信號CK2及一第二時序信號CK3，并分別將第一時序信號CK2輸入至中央處理單元21及芯片組22的前端總線回路221，及將第二時序信號CK3輸入至芯片組22的快速外圍連結(jié)接口總線路2222，在本實(shí)施例中芯片組22為北橋芯片組，而第一時序信號CK2為FSB 140規(guī)格的頻率信號而第二時序信號CK3則為PCIE 108規(guī)格的頻率信號。
產(chǎn)生一時序比例信息I2，并將其輸入至?xí)r序比例控制信號產(chǎn)生模塊23中，以使時序比例控制信號產(chǎn)生模塊23依據(jù)時序比例信息I2產(chǎn)生一時序比例控制信號S2，時序比例信息I2由基本輸出/輸入系統(tǒng)模塊25輸出至?xí)r序比例控制信號產(chǎn)生模塊23，在本實(shí)施例中，時序比例控制信號為4∶3的信號。
將時序比例控制信號S2輸入至芯片組22中，以使芯片組22依據(jù)時序比例控制信號S2重新設(shè)定前端總線回路221的信息傳輸頻率與快速外圍連結(jié)接口總線回路22的信息傳輸頻率的傳輸頻率比，在本實(shí)施例中，前端總線回路221的信息傳輸頻率與快速外圍連結(jié)接口總線回路22的信息傳輸頻率的傳輸頻率比的比值為4∶3，此比例為Intel915及Intel 925芯片組所認(rèn)定的比例。
在本實(shí)施例中，第一時序信號CK2為FSB 140規(guī)格的頻率等于前端總線回路221的信息傳輸頻率，而第二時序信號CK3為PCIE 108規(guī)格的頻率等于快速外圍連結(jié)接口總線回路222與南橋芯片組26及其外圍的快速外圍連結(jié)接口(如圖2所示的S-PCIE-1～SPCIE-n以及N-PCIE)之間的信息傳輸頻率。
另外，在本實(shí)施例中，時序信息I1若為FSB 170規(guī)格的信息，則時序比例控制信號產(chǎn)生模塊23接收到另一時序比例信息I2，此時，因為依照原始4∶3的比例時PCIE的規(guī)格會超出規(guī)范，因此，時序比例控制信號產(chǎn)生模塊23即產(chǎn)生另一時序比例控制信號S2為2∶1的信號，并將其輸出至芯片組22，芯片組22則將前端總線回路221的信息傳輸頻率與該快速外圍連結(jié)接口總線回路222的信息傳輸頻率的傳輸頻率比設(shè)定為2∶1，然后，時序產(chǎn)生模塊24分別輸出另一第一時序信號CK2為FSB 170規(guī)格的頻率信號以及另一第二時序信號CK3為PCIE 85規(guī)格的頻率信號，于此，主機(jī)板的工作時序可以匹配，則不會造成因工作時序不匹配所產(chǎn)生的系統(tǒng)不穩(wěn)定的情形。
承上所述，于本發(fā)明的多段式超頻主機(jī)板控制方法中，第一時序信號CK2可為FSB 133、FSB 137、FSB 140、FSB 150、FSB 160、FSB170、FSB 180、FSB 190、及FSB 200等等的規(guī)格，而與其相對應(yīng)的第二時序信號CK3可為PCIE 100、PCIE 100、PCIE 108、PCIE 116、PCIE 82.5、PCIE 85、PCIE 90、PCIE 95、及PCIE 100等等的規(guī)格。由上述的比例關(guān)系可觀察出，在FSB 150及PCIE 116的規(guī)格之前，第一時序信號CK2與第二時序信號CK3的比值約為4∶3，當(dāng)FSB的規(guī)格到達(dá)FSB 160時，其第一時序信號CK2與第二時序信號CK3的比值則轉(zhuǎn)換為2∶1，使得PCIE的規(guī)格仍在規(guī)范內(nèi)。當(dāng)然，第一時序信號CK2與第二時序信號CK3的比例關(guān)系亦可隨實(shí)際情況做適當(dāng)?shù)恼{(diào)整。
綜上所述，因本發(fā)明的多段式超頻主機(jī)板及其控制方法依據(jù)時序信息所給定的規(guī)格來輸出所需要的時序信號，另外增加一時序比例控制信號產(chǎn)生模塊，設(shè)定芯片組所認(rèn)定的比例組態(tài)，因此可避免因工作時序不匹配，而產(chǎn)生系統(tǒng)的不穩(wěn)定，使得計算機(jī)產(chǎn)品發(fā)揮其最大效能。
以上所述僅為舉例性，而非為限制性。任何未脫離本發(fā)明的精神與范疇，而對其進(jìn)行的等效修改或變更，均應(yīng)包含于權(quán)利要求書的范圍中。
權(quán)利要求
1.一種多段式超頻主機(jī)板，其特征在于，包含一中央處理單元，輸出一時序控制信號；一芯片組，其至少設(shè)有一前端總線回路、及一快速外圍連結(jié)接口總線回路，其中該前端總線回路與該快速外圍連結(jié)接口總線回路電連接，且該前端總線回路與該中央處理單元電連接；以及一時序比例控制信號產(chǎn)生模塊，與該芯片組電連接，其產(chǎn)生一時序比例控制信號，該時序比例控制信號輸入至該芯片組中，該芯片組依據(jù)該時序比例控制信號重新設(shè)定該前端總線回路的信息傳輸頻率與該快速外圍連結(jié)接口總線回路的信息傳輸頻率的傳輸頻率比。
2.如權(quán)利要求1所述的多段式超頻主機(jī)板，其中，該多段式超頻主機(jī)板更包含一時序產(chǎn)生模塊，其分別電連接于該中央處理單元與該前端總線回路及該快速外圍連結(jié)接口總線回路，該時序產(chǎn)生模塊分別輸出一第一時序信號及一第二時序信號。
3.如權(quán)利要求2所述的多段式超頻主機(jī)板，其中，該第一時序信號輸入至該中央處理單元及該前端總線回路，該第一時序信號的頻率等于該前端總線回路的信息傳輸頻率。
4.如權(quán)利要求2所述的多段式超頻主機(jī)板，其中，該第二時序信號輸入至該快速外圍連結(jié)接口總線回路，該第二時序信號的頻率等于該快速外圍連結(jié)接口總線回路的信息傳輸頻率。
5.如權(quán)利要求1所述的多段式超頻主機(jī)板，其中，該多段式超頻主機(jī)板更包含一基本輸出/輸入系統(tǒng)模塊，該基本輸出/輸入系統(tǒng)模塊分別與該中央處理單元及該時序比例控制信號產(chǎn)生模塊電連接，該基本輸出/輸入系統(tǒng)模塊分別輸出一時序信息及一時序比例信息。
6.如權(quán)利要求5所述的多段式超頻主機(jī)板，其中，該時序信息輸入至該中央處理單元，該中央處理單元依據(jù)該時序信息產(chǎn)生該時序控制信號。
7.如權(quán)利要求5所述的多段式超頻主機(jī)板，其中，該時序比例信息輸入至該時序比例控制信號產(chǎn)生模塊，該時序比例控制信號產(chǎn)生模塊依據(jù)該時序比例信息產(chǎn)生該時序比例控制信號。
8.如權(quán)利要求1所述的多段式超頻主機(jī)板，其中，該芯片組為北橋芯片組。
9.一種多段式超頻主機(jī)板控制方法，其中該多段式超頻主機(jī)板包含有一中央處理單元、一時序產(chǎn)生模塊、一時序比例控制信號產(chǎn)生模塊、及一芯片組，該芯片組至少設(shè)有一前端總線回路、及一快速外圍連結(jié)接口總線回路，其特征在于，該多段式超頻主機(jī)板的控制方法包含以下步驟產(chǎn)生一時序信息并將其輸入至該中央處理單元，以使該中央處理單元依據(jù)該時序信息傳送一時序控制信號至該時序產(chǎn)生模塊；該時序產(chǎn)生模塊依據(jù)該時序控制信號產(chǎn)生一第一時序信號及一第二時序信號，并分別將該第一時序信號輸入至該中央處理單元及該芯片組的該前端總線回路，及將該第二時序信號輸入至該芯片組的該快速外圍連結(jié)接口總線回路；產(chǎn)生一時序比例信息，并將其輸入至該時序比例控制信號產(chǎn)生模塊中，以使該時序比例控制信號產(chǎn)生模塊依據(jù)該時序比例信息產(chǎn)生一時序比例控制信號；以及將該時序比例控制信號輸入至該芯片組中，以使該芯片組依據(jù)該時序比例控制信號重新設(shè)定該前端總線回路的信息傳輸頻率與該快速外圍連結(jié)接口總線回路的信息傳輸頻率的傳輸頻率比。
10.如權(quán)利要求9所述的多段式超頻主機(jī)板控制方法，其中，該多段式超頻主機(jī)板更包含有一基本輸出/輸入系統(tǒng)模塊并分別輸出該時序信息及該時序比例信息，該時序信息輸入至該中央處理單元，該時序比例信息輸入至該時序比例控制信號產(chǎn)生模塊。
全文摘要
本發(fā)明涉及一種多段式超頻主機(jī)板，包含一中央處理單元、一芯片組及一時序比例控制信號產(chǎn)生模塊，中央處理單元，輸出一時序控制信號；芯片組，其至少設(shè)有一前端總線回路、及一快速外圍連結(jié)接口總線回路，其中該前端總線回路與該快速外圍連結(jié)接口總線回路電連接，且該前端總線回路與該中央處理單元電連接；時序比例控制信號產(chǎn)生模塊，與該芯片組電連接，其產(chǎn)生一時序比例控制信號，該時序比例控制信號輸入至該芯片組中，該芯片組依據(jù)該時序比例控制信號重新設(shè)定該前端總線回路的信息傳輸頻率與該快速外圍連結(jié)接口總線回路的信息傳輸頻率的傳輸頻率比。
文檔編號G06F1/10GK1707388SQ200410049358
公開日2005年12月14日 申請日期2004年6月11日 優(yōu)先權(quán)日2004年6月11日
發(fā)明者張凱舜 申請人:華碩電腦股份有限公司