專利名稱：信息處理裝置、存儲器、信息處理方法以及程序的制作方法
技術領域：
本發(fā)明涉及其中向存儲器中寫入/從存儲器中讀取數(shù)據(jù)的信息處理裝置，特別是涉及其中共享同一信號線來傳輸?shù)刂沸盘?、?shù)據(jù)信號以及控制信號的信息處理裝置。
背景技術：
在例如個人計算機和數(shù)字電視機這樣的的家庭音頻—視頻設備中，同步動態(tài)隨機存取存儲器(SDRAM)用作為主存儲器裝置。
包括在家庭音頻—視頻設備中的CPU具有達到比SDRAM更高的傳送速率的高速緩存存儲器。CPU從SDRAM中讀取數(shù)據(jù)，并在使用讀取的數(shù)據(jù)前將其存儲在高速緩存存儲器中。
這里，當高速緩存存儲器從SDRAM請求數(shù)據(jù)時，它從SDRAM中附加地讀取分布在被請求數(shù)據(jù)附近的數(shù)據(jù)，并在其中存儲附加讀取的數(shù)據(jù)。從而，有更高的機會，在該請求之后被要求的數(shù)據(jù)也存儲在高速緩存存儲器中。(參見非專利文件1)被請求的數(shù)據(jù)和附加讀取的數(shù)據(jù)共同組成一個塊。
SDRAM允許環(huán)繞式的地址使得能夠以塊為單位執(zhí)行數(shù)據(jù)讀取。
家用音頻視頻設備也包括起存儲控制部件作用的LSI。LSI通過用于傳輸數(shù)據(jù)信號的數(shù)據(jù)總線、用于傳輸?shù)刂沸盘柕牡刂房偩€、以及用于傳輸控制信號(CLK、RAS、CAS、CS、WE、CKE和DQM)的控制總線來控制SDRAM。
數(shù)據(jù)總線的數(shù)量和地址總線的數(shù)量分別按照要向SDRAM中寫入/從SDRAM中讀取的數(shù)據(jù)的位數(shù)和地址的位數(shù)成比例地增長。
大容量存儲器的最新發(fā)展引起數(shù)據(jù)的位數(shù)和地址的位數(shù)的增長，因此增加了數(shù)據(jù)總線和地址總線的數(shù)量。
這就造成了下面的問題，更多的總線需要LSI中更多的端子來傳送數(shù)據(jù)和地址，也就增大了LSI封裝的尺寸。結(jié)果，增加了LSI的制造成本。
為了解決上面提到的問題，開發(fā)出一種信息處理裝置，其中通過共享起到數(shù)據(jù)總線、地址總線等作用的同一個總線來控制SDRAM。(參見專利文件1)然而，在JP2000-267985中公開的共享同一個總線的信息處理裝置不能夠利用SDRAM的環(huán)繞式功能。因此，該信息處理裝置不能夠執(zhí)行信息處理并同時維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在SDRAM中的數(shù)據(jù)之間的一致性。
考慮到以上的問題，本發(fā)明的目的是提供一種有用的信息處理裝置，它具有有較小數(shù)量的用于信號輸入/輸出的端子的存儲器控制部件，并且其中執(zhí)行信息處理同時維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲部件中的數(shù)據(jù)之間的一致性。
專利文件1未審查的日本專利申請公開2000-267985非專利文件1How Microprocessors Work(Irasuto de yomu microprocessornyuumon)，Gregg Wyant和Tucker Hammerstrom，Impress Corporation，1995，78-79頁發(fā)明內(nèi)容本發(fā)明是一種信息處理裝置，它包括具有預定的脈沖串長度并且可采用環(huán)繞式的方法來向/從存儲塊傳送塊數(shù)據(jù)的存儲部件，以及通過用于地址傳送和數(shù)據(jù)傳送的總線連接到存儲部件的存儲器控制部件，其中該存儲塊是由存儲部件中的多個連續(xù)的存儲單元構(gòu)成的，并具有和預定的脈沖串長度相等的長度，并且其中，該存儲控制部件包括輸出子部件，其用于當向/從存儲塊的塊數(shù)據(jù)傳送開始于向/從存儲塊中的中間存儲單元的數(shù)據(jù)傳送時，輸出第一命令和第二命令，該中間存儲單元是在存儲塊中不同于起始存儲單元的存儲單元，該第一命令指示存儲部件向/從存儲塊中的多個存儲單元的每一個傳送數(shù)據(jù)，除了正好在中間存儲單元之前的存儲單元之外，第二命令是當自第一命令的輸出經(jīng)過了預定時間之后輸出的，它指示存儲器向/從存儲塊中正好在中間存儲單元之前的存儲單元傳送數(shù)據(jù)，并且該存儲部件根據(jù)第一命令和第二命令來傳送塊數(shù)據(jù)。
根據(jù)這種結(jié)構(gòu)，存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，而且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲部件中的數(shù)據(jù)之間的一致性的同時執(zhí)行信息處理。
這里，存儲部件可以是SDRAM。
根據(jù)這種結(jié)構(gòu)，存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，而且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在SDRAM中的數(shù)據(jù)之間的一致性的同時執(zhí)行信息處理。
這里，第一命令可以包括寫指令和指示正好在中間存儲單元之前的存儲單元的地址，第二命令可以包括寫指令和指示在中間存儲單元之前兩個存儲單元的存儲單元的地址。
根據(jù)這種結(jié)構(gòu)，存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，數(shù)據(jù)以環(huán)繞式的方法寫入存儲部件，而且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲部件中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，第一命令可以包括讀指令和指示中間存儲單元的地址，第二命令可以包括讀指令和指示正好在中間存儲單元之前的存儲單元的地址。
根據(jù)這種結(jié)構(gòu)，存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，數(shù)據(jù)以環(huán)繞式的方法從存儲部件中讀取，而且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲部件中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，本發(fā)明可以是信息處理裝置，包括存儲部件，其具有大于存儲塊的塊長度的脈沖串長度并且可以向/從存儲塊傳送塊數(shù)據(jù)的，其中該存儲塊是由存儲部件中的多個連續(xù)的存儲單元構(gòu)成的；存儲控制部件，通過用于地址傳送和數(shù)據(jù)傳送的總線連接到存儲部件；高速緩存部件，可用來請求存儲控制部件向/從存儲部件傳送塊數(shù)據(jù)；寫部件，用于(i)從高速緩存部件接收指示存儲塊中的中間存儲器單元的地址、塊數(shù)據(jù)和寫請求，該中間存儲單元是存儲塊中不同于起始存儲單元的存儲單元，以及(ii)以從存儲塊中的起始存儲單元到最后存儲單元的順序，將數(shù)據(jù)存儲到存儲部件中存儲塊中的多個存儲單元中的每一個，以及讀部件，它用于(a)從高速緩存部件接收指示存儲塊中的中間存儲單元的地址，以及讀請求，(b)以從起始存儲單元到最后存儲單元的順序，從存儲部件中存儲塊中的多個存儲單元中的每一個讀取數(shù)據(jù)，以及(c)使用環(huán)繞式的方法，從讀取自中間存儲單元的數(shù)據(jù)開始到讀取自正好在中間存儲單元之前的存儲單元的數(shù)據(jù)結(jié)束，將讀取的數(shù)據(jù)發(fā)送到高速緩存部件。
根據(jù)這種結(jié)構(gòu)，存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，并且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲部件中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，存儲器可以是SDRAM，而該信息處理裝置可以包括寫部件，該寫部件可以用來(i)從高速緩存部件接收指示存儲塊中的中間存儲器單元的地址、塊數(shù)據(jù)和寫請求，該中間存儲單元是存儲塊中不同于起始存儲單元的存儲單元，以及(ii)以從存儲塊中起始存儲單元到最后存儲單元的順序，將數(shù)據(jù)存儲到存儲部件中存儲塊中的多個存儲單元中的每一個；還包括讀部件，可以用來(a)從高速緩存部件接收指示存儲塊中的中間存儲器單元的地址，以及讀請求，(b)以從起始存儲單元到最后存儲單元的順序，從存儲部件中存儲塊中的多個存儲單元中的每一個讀取數(shù)據(jù)，以及(c)使用環(huán)繞式的方法，從讀取自中間存儲單元的數(shù)據(jù)開始到讀取自正好在中間存儲單元之前的存儲單元的數(shù)據(jù)結(jié)束，將讀取的數(shù)據(jù)發(fā)送到高速緩存部件。
根據(jù)這種結(jié)構(gòu)，存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，并且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在SDRAM中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，本發(fā)明可以是根據(jù)輸入其的信號來存儲數(shù)據(jù)的存儲器，該信號包括如時鐘的控制信號、地址信號和數(shù)據(jù)信號，該存儲器包括可以用來傳送信號的傳輸部件；可以用來檢測時鐘信號邊沿的檢測部件；由其中每一個具有分派的地址的多個存儲單元構(gòu)成的存儲單元組；地址存儲部件，可用于(i)當檢測部件檢測到預定時序上的時鐘邊沿時，檢索地址信號，以及(ii)在其中存儲檢索到的地址作為寫入地址；地址增加部件，可用于在預定時序上的邊沿檢測之后檢測到邊沿后，但在下一個邊沿被檢測到之前，遞增寫地址；數(shù)據(jù)存儲部件，可用于在檢測部件檢測到預定時序上的邊沿之后，在每次檢測部件檢測到時鐘邊沿時檢索數(shù)據(jù)信號；以及控制部件，可用于執(zhí)行控制，以便于每次數(shù)據(jù)存儲部件檢索到數(shù)據(jù)信號時，該檢索到的數(shù)據(jù)信號被寫入到由地址存儲部件中存儲的寫地址指示的存儲單元中。
根據(jù)這種結(jié)構(gòu)，該存儲控制部件不需要執(zhí)行地址遞減操作，并且存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減。
這里，傳輸部件可以包括一個信號輸入/輸出端子，用于地址信號、數(shù)據(jù)信號和控制信號中的兩個，一次將這兩個信號中的一個輸入到信號輸入/輸出端子，以及連接到兩個部件的信號線，這兩個部件是從以下部件中選出的(i)地址存儲部件，存儲指示要將數(shù)據(jù)信號寫入的存儲單元的寫地址，(ii)數(shù)據(jù)存儲部件，存儲將要被寫入存儲單元的數(shù)據(jù)信號，以及(iii)控制部件，控制數(shù)據(jù)信號的寫入，以便于選中的兩個部件對應于輸入到信號輸入/輸輸出端子的兩個信號。
根據(jù)這種結(jié)構(gòu)，存儲器和存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，并且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲器中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，該存儲器可以是SDRAM，并且可以包括可以用來傳送信號的傳輸部件；可以用來檢測時鐘邊沿的檢測部件；由其中每一個具有分派的地址的多個存儲單元構(gòu)成的存儲單元組；地址存儲部件，可用于(i)當檢測部件檢測到預定時序上的時鐘邊沿時，檢索地址信號，以及(ii)在其中存儲檢索到的地址信號作為寫地址；地址增加部件，可用于在預定時序上的邊沿檢測之后檢測到邊沿后，但在下一個邊沿被檢測到之前，遞增寫地址；數(shù)據(jù)存儲部件，可用于在檢測部件檢測到預定時序上的邊沿之后，在每次檢測部件檢測到時鐘邊沿時檢索數(shù)據(jù)信號；以及控制部件，可用于執(zhí)行控制，以便于每次數(shù)據(jù)存儲部件檢索到數(shù)據(jù)信號時，該檢索到的數(shù)據(jù)信號被寫入到由地址存儲部件中存儲的寫地址指示的存儲單元中。
根據(jù)這種結(jié)構(gòu)，SDRAM和存儲控制部件中用于信號輸入/輸出的端子數(shù)量可以縮減，并且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在SDRAM中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，本發(fā)明可以是通過用于地址傳送和數(shù)據(jù)傳送的總線來用于向/從存儲器傳送數(shù)據(jù)的信息處理方法，該存儲器根據(jù)命令進行工作，具有預定的脈沖串長度，并且通過環(huán)繞式的方法向/從存儲塊傳送塊數(shù)據(jù)，其中該存儲塊是由存儲器中的多個存儲單元構(gòu)成的，并具有和預定的脈沖串長度相等的長度，該信息處理方法包括第一輸出步驟，在向/從存儲塊的塊數(shù)據(jù)傳送開始于向/從存儲塊中的中間存儲單元的數(shù)據(jù)傳送時，該中間存儲單元是存儲塊中不同于起始存儲單元的存儲單元，輸出第一命令以指示存儲器向/從存儲塊中的多個存儲單元中的每一個傳送數(shù)據(jù)，而除了正好在中間存儲單元之前的存儲單元以外；以及第二輸出步驟，當自第一命令的輸出經(jīng)過了預定的時間之后，輸出第二命令，來指示存儲器向/從存儲塊中正好在中間存儲單元之前的存儲單元傳送數(shù)據(jù)。
根據(jù)這種結(jié)構(gòu)，存用于信號輸入/輸出的端子的數(shù)量可以縮減，并且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲器中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。
這里，本發(fā)明可以是用在通過用于地址傳送和數(shù)據(jù)傳送的總線來向/從存儲器傳送數(shù)據(jù)的信息處理裝置中的程序，該存儲器根據(jù)命令進行工作，具有預定的脈沖串長度，并且通過環(huán)繞式的方法向/從存儲塊傳送塊數(shù)據(jù)，其中該存儲塊是由存儲器中的多個存儲單元構(gòu)成的，并具有和預定的脈沖串長度相等的長度，該程序包括第一輸出步驟，在向/從存儲塊的塊數(shù)據(jù)傳送開始于向/從存儲塊中的中間存儲單元的數(shù)據(jù)傳送時，該中間存儲單元是存儲塊中不同于起始存儲單元的存儲單元，輸出第一命令以指示存儲器向/從存儲塊中的多個存儲單元中的每一個傳送數(shù)據(jù)，而除了正好在中間存儲單元之前的存儲單元以外；以及第二輸出步驟，當自第一命令的輸出經(jīng)過了預定的時間之后，輸出第二命令，來指示存儲器向/從存儲塊中正好在中間存儲單元之前的存儲單元傳送數(shù)據(jù)。
根據(jù)這種結(jié)構(gòu)，用于信號輸入/輸出的端子的數(shù)量可以縮減，并且可以在維持存儲在高速緩存存儲器中的數(shù)據(jù)和存儲在存儲器中的數(shù)據(jù)之間一致性的同時執(zhí)行信息處理。


根據(jù)接下來結(jié)合了示出本發(fā)明具體實施例的附圖的描述，本發(fā)明的這些和/或其它的方面的目的、優(yōu)點和特征將更加顯而易見。
在圖中圖1示出了本發(fā)明的信息處理裝置的結(jié)構(gòu)；圖2示出了存儲控制部件響應來自CPU的請求向SDRAM寫入的寫數(shù)據(jù)的結(jié)構(gòu)；圖3示出了在SDRAM中用于存儲數(shù)據(jù)的存儲區(qū)的一部分；圖4是示出存儲控制部件的結(jié)構(gòu)的框圖；圖5是當存儲控制部件從SDRAM讀取數(shù)據(jù)時，在存儲控制部件和SDRAM之間傳輸?shù)男盘柕臅r序圖；圖6是當存儲控制部件將數(shù)據(jù)寫入SDRAM時，在存儲控制部件和SDRAM之間傳輸?shù)男盘柕臅r序圖；圖7示出了存儲控制部件的結(jié)構(gòu)；圖8是當存儲控制部件從SDRAM讀取數(shù)據(jù)時，在存儲控制部件和SDRAM之間傳輸?shù)男盘柕臅r序圖；圖9是當存儲控制部件將數(shù)據(jù)寫入SDRAM時，在存儲控制部件和SDRAM之間傳輸?shù)男盘柕臅r序圖；
圖10示出了使用存儲部件的信息處理裝置的結(jié)構(gòu)；圖11是示出存儲部件的結(jié)構(gòu)的框圖；圖12簡要示出了存儲單元陣列的結(jié)構(gòu)；圖13是當存儲控制部件將數(shù)據(jù)寫入存儲部件時，在存儲控制部件和存儲部件之間傳輸?shù)男盘柕臅r序圖；以及圖14是當存儲控制部件從存儲部件讀取數(shù)據(jù)時，在存儲控制部件和存儲部件之間傳輸?shù)男盘柕臅r序圖。
具體實施例方式
1.第一實施例1.1結(jié)構(gòu)圖1示出了涉及本發(fā)明第一實施例的信息收理裝置1的結(jié)構(gòu)。
存儲控制部件10通過總線電連接到CPU 30。
具體地說，存儲控制部件10是LSI以控制SDRAM 20。
如圖1所示，存儲控制部件10通過信號線電連接到SDRAM 20，其中該信號線傳輸選自地址信號、數(shù)據(jù)信號和控制信號中的一種或兩種信號。
存儲控制部件10向/從SDRAM 20發(fā)送/接收14位地址。圖1中示出了諸如A(13:0)這樣的從A13至A0的14位地址。
相似地，存儲控制部件10向/從SDRAM 20發(fā)送/接收16位數(shù)據(jù)。示出了諸如D(13:0)、D(14)和D(15)這樣的從D15至D0的16位數(shù)據(jù)。
存儲控制部件10向/從SDRAM 20以相等于一個字的16位為單位發(fā)送/接收數(shù)據(jù)。
控制信號包括RAS、CAS、CKE、WE、CS、DQM和CLK。這些信號由SDRAM的控制規(guī)范來定義，因此這里不作詳細說明。
SDRAM 20具有多個存儲單元，其每個都存儲一個字的數(shù)據(jù)。
每一個存儲單元由一對14位的行地址和14位的列地址來標識。
在第一實施例中，假定存儲控制部件10向/從行地址為0的存儲單元寫入/讀取數(shù)據(jù)。
為了生成由SDRAM控制規(guī)范定義的命令，基于控制規(guī)范，存儲控制部件10將RAS、CAS、CKE、WE、CS、DQM和CLK與CLK同步地保持高或低。
例如，存儲控制部件10保持CS、CAS和WE為低、并保持RAS為高，以生成指示SDRAM 20執(zhí)行寫操作的寫命令。
根據(jù)第一實施例，為了控制SDRAM 20，存儲控制部件10使用由SDRAM控制規(guī)范定義的有效命令、讀命令、寫命令以及脈沖串停止命令。
CPU 30請求存儲控制部件10以由四個字構(gòu)成的塊數(shù)據(jù)為單位執(zhí)行數(shù)據(jù)讀取和寫入操作。
存儲控制部件10根據(jù)來自CPU 30的指令，請求SDRAM 20以由四個字構(gòu)成的塊數(shù)據(jù)為單位發(fā)送/接收數(shù)據(jù)。
圖2示出了存儲控制部件10響應來自CPU 30的請求向SDRAM 20寫入的寫數(shù)據(jù)的結(jié)構(gòu)。
寫數(shù)據(jù)是包括寫數(shù)據(jù)202、寫數(shù)據(jù)203、寫數(shù)據(jù)204和寫數(shù)據(jù)201的塊數(shù)據(jù)。寫數(shù)據(jù)202、203、204和201分別等于一個字。
圖3示出了在SDRAM 20中用于存儲數(shù)據(jù)的存儲區(qū)的一部分。
這里，假定圖3中的存儲區(qū)的行地址為0。
存儲區(qū)是由多個存儲單元構(gòu)成的，每個存儲單元都存儲一個字的數(shù)據(jù)。每一個存儲單元都有0x0000至0x3FFF其中之一的分派的列地址。
存儲塊305是由存儲單元301至304構(gòu)成的。從0x0A00至0x0A03的列地址被分別分配給存儲單元301至304。
這里，上述的以0x開始的數(shù)值是十六進制數(shù)。例如，0x0A00是16進制的0A00。
在存儲塊中，具有最小列地址的存儲單元和具有最大列地址的存儲單元分別稱為塊開始單元和塊結(jié)束單元。
塊開始單元的地址稱為塊開始地址，而塊結(jié)束單元的地址稱為塊結(jié)束地址。
塊開始地址的十六進制列地址的最低位數(shù)字可被四除盡，例如0x0A00和0x0A04。
在存儲塊305中，塊開始單元是存儲單元301，而塊結(jié)束單元是存儲單元304。
假定SDRAM 20以脈沖串傳遞的模式工作，并具有設置為四的脈沖串長度，該長度與存儲塊中字的數(shù)目相等。
SDRAM 20具有為2的CAS等待時間。
SDRAM 20具有允許在向/從塊結(jié)束單元的數(shù)據(jù)輸入/輸出之后執(zhí)行向/從塊開始單元的數(shù)據(jù)輸入/輸出的環(huán)繞式功能。
例如，SDRAM 20從存儲控制部件10接收有效命令和行地址。然后，SDRAM 20接收寫命令、在此為存儲單元302的列地址的列地址，以及寫數(shù)據(jù)202、寫數(shù)據(jù)203、寫數(shù)據(jù)204和寫數(shù)據(jù)201。這里，SDRAM 20將寫數(shù)據(jù)202寫入存儲單元302，將寫數(shù)據(jù)203寫入存儲單元303，將寫數(shù)據(jù)204寫入存儲單元304，也就是塊結(jié)束單元。在這之后，SDRAM 20使用環(huán)繞式方法將寫數(shù)據(jù)201寫入到存儲單元301，也就是塊開始單元。
1.1.1存儲控制部件10圖4是示出了存儲控制部件10的結(jié)構(gòu)的框圖。
(CAS等待時間存儲部件101)CAS等待時間存儲部件101預先存儲與SDRAM 20的規(guī)范相關的CAS等待時間。
CAS等待時間存儲部件101將數(shù)值2存儲作為SDRAM 20的CAS等待時間。
(塊長度存儲部件102)塊長度存儲部件102預先存儲在SDRAM 20中定義的脈沖串長度作為塊長度。
塊長度存儲部件102將數(shù)值4存儲作為塊長度，其中4是SDRAM 20定義的脈沖串長度。
(時鐘產(chǎn)生部件103)時鐘產(chǎn)生部件103生成提供給SDRAM 20的時鐘信號。
SDRAM 20檢查輸入信號在時鐘信號的上升沿處保持為高還是低，并對應于檢查的結(jié)果執(zhí)行操作。
(地址緩沖部件104)地址緩沖部件104從CPU 30接收起始行地址和起始列地址，并將其存儲在其中。起始行地址和起始列地址是指示數(shù)據(jù)輸入/輸出從其開始的存儲單元的一對行地址和列地址。
地址緩沖部件104將起始列地址發(fā)送列第一列地址產(chǎn)生部件105和第二地址產(chǎn)生部件106。
(第一列地址產(chǎn)生部件105)如果從地址緩沖部件104接收到的起始列地址是塊開始地址，那么第一列地址產(chǎn)生部件105將塊結(jié)束地址設置為第一列地址。如果不是，那么第一列地址產(chǎn)生部件105將從地址緩沖部件104接收到的起始列地址減去1，然后將該減法所得的地址設置為第一列地址。
(第二列地產(chǎn)生部件106)如果第一列地址是塊開始地址，那么第二列地址產(chǎn)生部件106將塊結(jié)束地址設置為第二列地址。如果不是，那么第二列地址產(chǎn)生部件106將第一列地址減去1，并將該減法所得的地址設置為第二列地址。
(寫數(shù)據(jù)緩沖部件107)寫數(shù)據(jù)緩沖部件107存儲從CPU 30接收到的寫數(shù)據(jù)。
(讀數(shù)據(jù)緩沖部件108)讀數(shù)據(jù)緩沖部件108存儲從SDRAM 20接收到的讀數(shù)據(jù)。
(選擇器109)選擇器109根據(jù)從控制部件110(隨后提到)接收到的選擇指令，從輸入到其中的多個信號組中選擇出要輸出的信號組。
選擇指令是由從1至5中選擇出來的值來表示的。
接收到選擇指令1，選擇器109將總線131和總線132與總線122連接。總線122是由16根信號線組成的，總線131是由兩根信號線組成的，而總線132則是由14根信號線組成的。
接收到選擇指令2，選擇器109將總線131和總線133與總線122連接。
接收到選擇指令3，選擇器109將總線131和總線134與總線122連接。
接收到選擇指令4，選擇器109將總線135與總線122連接。
接收到選擇指令5，選擇器109將總線136與總線122連接。
(控制部件110)控制部件110從CPU 30接收寫請求或讀請求。寫請求指示數(shù)據(jù)輸入到SDRAM20，而讀請求指示數(shù)據(jù)從SDRAM 20輸出。
控制部件110根據(jù)從CPU 30接收到的請求從/向SDRAM 20讀/寫數(shù)據(jù)。
控制部件110利用控制信號產(chǎn)生有效命令、寫命令、讀命令和脈沖串停止命令，以將這些命令發(fā)送到SDRAM 20。
另外，控制部件110發(fā)送選擇指令給選擇器109，以便于選擇將通過總線122傳輸?shù)男盘柦M。
(總線121)總線121是由分別用來傳輸信號CS、WE、CKE、DQM和CLK的五根信號線組成的信號線組。
(總線122)總線122是由16根信號組成的。
(總線131)總線131是由分別用來傳輸信號RAS和CAS的兩根信號線組成的信號線組。
(總線132)總線132是由14根信號線組成的信號線組，以便并行地傳輸從地址緩沖器裝置104中輸出的14位行地址和14位列地址中的一個。
(總線133)總線133是由14根信號線組成的信號線組，以便并行地傳輸從第一列地址產(chǎn)生裝置105中輸出的14位第一列地址。
(總線134)總線134是由14根信號線組成的信號線組，以便并行地傳輸從第二列地址產(chǎn)生裝置106中輸出的14位第二列地址的。
(總線135)總線135是由16根信號線組成的信號線組，以便行地傳輸從寫數(shù)據(jù)緩沖器裝置107中輸出的16位寫數(shù)據(jù)。
(總線136)總線136是由16根信號線組成的信號線組，以便并行地將從SDRAM 20中輸出的16位讀數(shù)據(jù)傳輸?shù)阶x數(shù)據(jù)緩沖裝置108。
1.2.操作1.2.1讀操作圖5是當存儲控制部件10從SDRAM 20讀取數(shù)據(jù)的時候，在存儲控制部件10和SDRAM 20之間傳輸?shù)男盘柕臅r序圖。
在圖5中，參考標記T01至T20每個都指示了產(chǎn)生CLK的上升沿或是下降沿處的時序。
(在T01之前)CPU 30將讀請求、和標識從其開始數(shù)據(jù)讀取的存儲單元的起始行地址和起始列地址輸出到存儲控制部件10。
這里，假定起始行地址0，起始列地址0x0A01輸入到存儲控制部件10。
控制部件110接收來自CPU 30的讀請求。
地址緩沖部件104接收并在其中存儲起始行地址和起始列地址。
地址緩沖部件104將起始列地址發(fā)送到第一列地址產(chǎn)生部件105和第二列地址產(chǎn)生部件106。
第一列地址產(chǎn)生部件105基于接收到的起始列地址0x0A01，生成第一列地址0x0A00。
第二列地址產(chǎn)生部件106基于接收到的起始列地址0x0A01，生成第二列地址0x0A03。
這里，由于存儲控制部件10不要求第二列地址從SDRAM 20中讀取數(shù)據(jù)，因此第二列地址產(chǎn)生部件105可以不產(chǎn)生第二列地址來執(zhí)行讀操作。
(T01，T01和T02之間)控制部件110發(fā)送選擇指令1到選擇器109。
選擇器109根據(jù)選擇指令將總線131和132與總線122連接。
地址緩沖部件104根據(jù)來自控制部件110的指令，將起始行地址輸出到總線132。
控制部件110保持CKE和DQM為高。
控制部件110保持CAS和WE為高，CS和RAS為低，來生成有效命令。
(T02，T02和T03之間)在時刻T02，SDRAM 20接收有效命令和起始行地址。
(T03，T03和T05之間)在時刻T03，控制部件110保持CS為高。
(T05，T05和T06之間)地址緩沖部件104根據(jù)來自控制部件110的指令，將起始列地址輸出到總線132。
在時刻T05，控制部件110保持DQM為低。
在時刻T05，控制部件110保持CS和CAS為低，RAS和WE為高，來生成讀命令。
(T06，T06和T07之間)在時刻T06，SDRAM 20接收讀命令和起始列地址。
(T07)
控制部件110保持CS和CAS為高。
(T07和T09之間，T09)控制部件110發(fā)送選擇指令5到選擇器109。
選擇器109根據(jù)選擇指令將總線136與總線122連接。
(T09和T11之間)SDRAM 20將存儲在存儲單元302中的讀數(shù)據(jù)312輸出到總線122，其由起始列地址標識。
讀數(shù)據(jù)緩沖部件108接收讀數(shù)據(jù)312，并將其發(fā)送到CPU 30。
(T11)控制部件110保持DQM為高。
(T11和T13之間)SDRAM 20將存儲在存儲單元303中的讀數(shù)據(jù)313輸出到總線122。
在時刻T12，讀數(shù)據(jù)緩沖部件108接收讀數(shù)據(jù)313，并將其發(fā)送到CPU 30。
由于DQM在時刻T12保持為高，因此SDRAM 20判斷在時刻T16后不需要輸出數(shù)據(jù)。這是因為CAS等待時間為2，而時刻T16對應于時刻T12后時鐘信號的第二個上升沿。
(T13，T13和T15之間)SDRAM 20將存儲在存儲單元304中的讀數(shù)據(jù)314輸出到總線122。
在時刻T14，讀數(shù)據(jù)緩沖部件108接收讀數(shù)據(jù)314，并將其發(fā)送到CPU 30。
(T15，T15和T16之間)控制部件110發(fā)送選擇指令2到造擇器109。
選擇器109將總線131和133與總線122連接。
控制部件110保持DQM為低。
控制部件110保持CS和CAS為低，RAS和WE為高，來生成讀命令。
第一列地址產(chǎn)生部件105根據(jù)來自控制部件110的指令，將第一列地址輸出到總線133。
(T16，T16和T17之間)在時刻T16，SDRAM 20接收讀命令和第一列地址。
由于DQM在時刻T16保持為低，因此SDRAM 20判斷在時刻T20之后需要輸出數(shù)據(jù)。這是因為CAS等待時間為2，而時刻T20對應于時刻T16后時鐘信號的第二個上升沿。
(T17)控制部件110保持DQM為高。
控制部件保持CS和WE為低，RAS和CAS為高，來生成脈沖串停止命令。
(T17和T19之間)在時刻T18，SDRAM 20接收脈沖串停止命令。
控制部件110維持控制信號的現(xiàn)狀。
控制部件110發(fā)送選擇指令5到選擇器109。
選擇器109將總線136與總線122連接。
(T19，T19和T20之間，T20)SDRAM 20將存儲在存儲單元301中的讀數(shù)據(jù)311輸出到總線122，其是用環(huán)繞式方法選擇的。
在時刻T20，讀數(shù)據(jù)緩沖部件108接收讀數(shù)據(jù)311，并將其發(fā)送到CPU 30。
1.2.2寫操作圖6是當存儲控制部件10將數(shù)據(jù)寫入SDRAM 20時，在存儲控制部件10和SDRAM 20之間傳輸?shù)男盘柕臅r序圖。
(在T31之前)CPU 30將寫請求、用于標識從其開始數(shù)據(jù)寫入的存儲單元的起始行地址和起始列地址、以及要寫入SDRAM 20的寫數(shù)據(jù)202、203、204和201發(fā)送到存儲控制部件10。
這里，假定起始行地址0和起始列地址0x0A01被輸入存儲控制部件10。
控制部件110從CPU 30接收寫請求。
地址緩沖部件104接收并在其中存儲起始行地址和起始列地址。
地址緩沖部件104將起始列地址發(fā)送到第一列地址產(chǎn)生部件105和第二列地址產(chǎn)生部件106。
第一列地址產(chǎn)生部件105基于接收到的起始列地址，生成第一列地址0x0A00第二列地址產(chǎn)生部件106基于接收到的起始列地址，生成第二列地址0x0A03。
(T31，T31和T32之間)控制部件110發(fā)送選擇指令1到選擇器109。
選擇器109接收選擇指令，并將總線131和132與總線122連接。
地址緩沖部件104根據(jù)來自控制部件110的指令，將起始行地址輸出到總線132。
控制部件110保持CKE和DQM為高。
控制部件110保持CAS和WE為高，CS和RAS為低，來生成有效命令。
(T32，T32和T33之間)在時刻T32時，SDRAM 20接收有效命令。
(T33)控制部件110保持CS為高。
(T33和T35之間)控制部件110發(fā)送選擇指令2到選擇器109。
選擇器109將總線131和133與總線122連接。
(T35，T35和T36之間)第一列地址產(chǎn)生部件105響應來自控制部件110的指令，將第一列地址輸出到總線133。
在時刻T35，控制部件110保持DQM為高。
在時刻T35，控制部件110保持CS、CAS和WE為低，RAS為高，來生成寫命令。
(T36，T36和T37之間)在時刻T36，SDRAM 20接收寫命令和第一列地址。
由于DQM在時刻T36保持為高，因此SDRAM 20判斷信號D(15:0)為無效。因此，SDRAM 20不將數(shù)據(jù)寫入到存儲單元301，其由第一列地址標識。
在時刻T36和時刻T37之間，控制部件110發(fā)送選擇指令4到選擇器109。
選擇器109將總線135與總線122連接。
(T37)控制部件110保持CS和CAS為高。
控制部件110保持DQM為低。
(T37和T39之間)寫數(shù)據(jù)緩沖部件107根據(jù)來自控制部件110的指令將寫數(shù)據(jù)202輸出到總線135。
在時刻T38，SDRAM 20將寫數(shù)據(jù)202寫入到存儲單元302，其地址接著存儲單元301的地址。
(T39，T39和T41之間)寫數(shù)據(jù)緩沖部件107根據(jù)來自控制部件110的指令，將寫數(shù)據(jù)203輸出到總線135。
在時刻T40，SDRAM 20將寫數(shù)據(jù)203寫入到存儲單元303，其地址接著存儲單元302的地址。
(T41，T41和T43之間)寫數(shù)據(jù)緩沖部件107根據(jù)來自控制部件110的指令，將寫數(shù)據(jù)204發(fā)送到總線135。
在時刻T42，SDRAM 20將寫數(shù)據(jù)204寫入到存儲單元304，其地址接著存儲單元303的地址。
(T43)控制部件保持DQM為高。
控制部件110保持CS、CAS和WE為低，RAS為高，來生成寫命令。
(T43和T44之間)控制部件110發(fā)送選擇指令3到選擇器109。
選擇器109將總線131和134與總線122連接。
第二列地址產(chǎn)生部件106根據(jù)來自控制部件110的指令，將第二列地址輸出到總線134。
(T44，T44和T45之間)在時刻T44，SDRAM 20接收寫命令和第二列地址。
由于DQM在時刻T44保持為高，因此SDRAM 20不向由第二列地址標識的存儲單元304寫入數(shù)據(jù)。
(T45)控制部件110保持CS為高。
控制部件110保持DQM為低。
(T45和T46之間)控制部件110發(fā)送選擇指令4到選擇器109。
選擇器109將總線135與總線122連接。
寫數(shù)據(jù)緩沖部件107根據(jù)來自控制部件110的指令，將寫數(shù)據(jù)201輸出到總線135。
(T46，T46和T47之間)在時刻T46，SDRAM 20將寫數(shù)據(jù)201寫入到存儲單元301。存儲單元301的地址以環(huán)繞式的方法接著存儲單元304的地址。
(T47)控制部件110保持DQM為高。
控制部件110保持CS和WE為低，RAS和CAS為高，來生成脈沖串停止命令。
(T47和T48之間，T48)在時刻T48，SDRAM 20接收脈沖串停止命令。
2.第二實施例2.1結(jié)構(gòu)除了替換圖1中所示的存儲控制部件10的存儲控制部件50之外，涉及第二實施例的信息處理部件2和信息處理部件1是一樣的。
CPU 30發(fā)送和在第一實施例中從CPU 30發(fā)送到存儲控制部件10的數(shù)據(jù)寫和讀請求相同的數(shù)據(jù)寫和讀請求到存儲控制部件50。
SDRAM 20的脈沖串長度設置為等于最小可能長度的值，該長度允許寫入和讀取大小等于(塊長度+1)的數(shù)據(jù)。
SDRAM 20定義脈沖串長度為2、4或8，其為2的n次冪。
在第二實施例中，由于塊長度被設為四，所以SDRAM 20中的脈沖串長度就設為八。
2.1.1存儲控制部件50圖7示出了存儲控制部件50的結(jié)構(gòu)。
(地址緩沖部件501)地址緩沖部件501從CPU 30接收起始行地址和起始列地址，并保存它們。一對起始行地址和起始列地址指示數(shù)據(jù)輸入/輸出從其開始的存儲單元。
地址緩沖部件501發(fā)送起始列地址到偏移控制部件502(隨后描述)。
(偏移控制部件502)偏移控制部件502從地址緩沖部件501接收起始列地址。
偏移控制部件502基于來自地址緩沖部件501的起始列地址，生成寫入列地址或者讀取列地址。
更具體地，當CPU 30將寫請求發(fā)送到存儲控制部件50時，偏移控制部件502選擇由起始列地址指示的存儲單元所屬的存儲塊的塊結(jié)束地址，作為寫入列地址。
當CPU 30發(fā)送讀請求到存儲控制部件50時，偏移控制部件502選擇該存儲塊的塊起始地址作為讀取列地址。
偏移控制部件502計算偏移值，該值是起始列地址和塊起始地址之間的差值。
參考圖3中的存儲塊305來解釋偏移值的計算。如果起始列地址為0x0A01，塊起始地址為0x0A00，其為存儲單元301的列地址。因此，偏移值為1。
(寫數(shù)據(jù)緩沖部件503)寫數(shù)據(jù)緩沖部件503在其中存儲從CPU 30輸入的寫數(shù)據(jù)。
當發(fā)送數(shù)據(jù)寫請求時，CPU 30以規(guī)定的順序發(fā)送寫數(shù)據(jù)202、寫數(shù)據(jù)203、寫數(shù)據(jù)204和寫數(shù)據(jù)201到寫數(shù)據(jù)緩沖部件503。
響應來自控制部件506(隨后描述)的指令，寫數(shù)據(jù)緩沖部件503通過總線533(隨后描述)，按這樣的順序輸出寫數(shù)據(jù)201、寫數(shù)據(jù)202、寫數(shù)據(jù)203和寫數(shù)據(jù)204到SDRAM 20。這里，寫數(shù)據(jù)201對應于塊起始地址。
(讀數(shù)據(jù)緩沖部件504)讀數(shù)據(jù)緩沖部件504在其中存儲從SDRAM 20輸入的讀數(shù)據(jù)。
SDRAM 20以規(guī)定的順序輸出讀數(shù)據(jù)311、讀數(shù)據(jù)312、讀數(shù)據(jù)313和讀數(shù)據(jù)314到讀數(shù)據(jù)緩沖部件504。
讀數(shù)據(jù)緩沖部件504按該順序從SDRAM 20接收讀數(shù)據(jù)311、讀數(shù)據(jù)312、讀數(shù)據(jù)313和讀數(shù)據(jù)314。
在從SDRAM 20接收讀數(shù)據(jù)311至314的每一個后，讀數(shù)據(jù)緩沖部件504不立刻地將其一個接一個地輸出到CPU 30。而是，只有在讀數(shù)據(jù)緩沖部件504接收到了對應于一個塊的所有讀數(shù)據(jù)311至314后，才將讀數(shù)據(jù)311至314從SDRAM 20輸出到CPU 30。
如果讀數(shù)據(jù)緩沖部件504從SDRAM 20接收到對應于一個塊的讀數(shù)據(jù)311至314，它就響應來自控制部件506的指令，以下面的方式0輸出讀數(shù)據(jù)311至314。通過將偏移值加到塊起始地址上來重新產(chǎn)生起始列地址。然后，讀數(shù)據(jù)緩沖部件504首先將對應于起始列地址的讀數(shù)據(jù)312輸出到總線533，然后按讀數(shù)據(jù)313、讀數(shù)據(jù)314和讀數(shù)據(jù)311這樣的順序來輸出。
(選擇器505)基于從控制部件506接收到的選擇指令，選擇器505從輸入到其中的多個信號組中選出要輸出的信號組。
選擇指令是從1到4的值中的一個。
接收到選擇指令1，選擇器505將總線131和總線531與總線122連接?？偩€131是由兩根信號線組成的，總線531是由14條信號線組成的，以及總線122是由16根信號線組成的。
接收到選擇指令2，選擇505將總線131和總線532與總線122連接?？偩€131是由兩根信號線組成的，總線532是由14條信號線組成的，以及總線122是由16根信號線組成的。
接收到選擇指令3，選擇器505將總線533與總線122連接。
接收到選擇指令4，選擇器505將總線534與總線122連接。
(控制部件506)控制部件506從CPU 30接收向SDRAM 20輸入數(shù)據(jù)的寫請求和從SDRAM 20獲取數(shù)據(jù)的讀請求。
控制部件506基于從CPU 30接收的請求向/從SDRAM 20寫入/讀取數(shù)據(jù)。
控制部件506利用控制信號產(chǎn)生有效命令、寫命令、讀命令以及脈沖串停止命令，并發(fā)送它們到SDRAM 20。
這些有效、寫、讀和脈沖串停止命令由SDRAM 20的控制規(guī)范來定義。
控制部件506發(fā)送選擇指令給選擇器505，以便于選擇將通過總線122傳輸?shù)男盘柦M。
當向SDRAM 20寫入數(shù)據(jù)時，控制部件506要求寫數(shù)據(jù)緩沖部件503從應該向塊的起始存儲單元寫入的數(shù)據(jù)開始，發(fā)送寫數(shù)據(jù)到SDRAM 20。
當從SDRAM20讀取數(shù)據(jù)時，控制部件506要求讀數(shù)據(jù)緩沖部件504從對應于起始列地址的數(shù)據(jù)開始，發(fā)送讀數(shù)據(jù)到CPU 30。
(總線531)總線531是由14根信號線組成的信號線組，以便并行地傳輸從地址緩沖部件501中輸出的14位塊結(jié)束地址。
(總線532)總線532是由14根信號組成的信號線組，以便并行地傳輸從偏移控制部件502中輸出的14位塊起始地址。
(總線533)總線533是由16根信號線組成的信號線組，以便并行地地傳輸從寫數(shù)據(jù)緩沖部件503中輸出的16位寫數(shù)據(jù)。
(總線534)總線534是由16根信號線組成的信號線組，以便并行地傳輸從SDRAM 20中接收的16位讀數(shù)據(jù)到讀數(shù)據(jù)緩沖部件504。
2.2操作2.2.1讀操作圖8是當存儲控制部件50從SDRAM 20讀取數(shù)據(jù)時，在存儲控制部件50和SDRAM 20之間傳輸?shù)男盘柕臅r序圖；(在T61之前)CPU 30將讀請求、和標識數(shù)據(jù)讀取從其開始的存儲單元的起始行地址和起始列地址發(fā)送到存儲控制部件50。
這里，假定輸入了起始行地址0和起始列地址0x0A01。
控制部件506接收來自CPU 30的讀請求。
地址緩沖部件501接收并在其中存儲起始行地址和起始列地址。
地址緩沖部件501將起始列地址發(fā)送到偏移控制部件502。
偏移控制部件502基于接收到的起始列地址產(chǎn)生讀取列地址。
這里，讀取列地址是0x0A00。
由偏移控制部件502產(chǎn)生的偏移值為1。
(T61，T61和T62之間)控制部件506發(fā)送選擇指令1到選擇器505。
選擇器505接收該選擇指令，并將總線131和531與總線122連接。
地址緩沖部件501響應于來自控制部件506的指令，將讀取行地址輸出到總線531。
控制部件506保持CE和DQM為高。
控制部件506保持CAS和WE為高，CS和RAS為低，來生成有效命令。
(T62，T62和T63之間)在時刻T62，SDRAM 20接收有效命令和讀取行地址。
(T63，T63和T65之間)在時刻T63，控制部件506保持CS為高。
(T65，T65和T66之間)控制部件506發(fā)送選擇指令2到選擇器505。
選擇器505接收該選擇指令，并將總線131和532與總線122連接。
偏移控制部件502響應于來自控制部件506的指令將讀取列地址輸出到總線532。
控制部件506保持DQM為低。
控制部件506保持CS和CAS為低，RAS和WE為高，來生成讀命令。
(T66，T66和T67之間)在時刻T66，SDRAM 20接收讀命令和讀取列地址。
控制部件506維持控制信號的現(xiàn)狀。
(T67)控制部件506保持CS和CAS為高。
(T67和T69之間，T69)控制部件506發(fā)送選擇指令4到選擇器505。
選擇器505將總線534與總線122連接。
(T69和T71之間)SDRAM 20將存儲在由讀取列地址標識的存儲單元301中的讀數(shù)據(jù)311輸出到總線122。
在時刻T70，讀數(shù)據(jù)緩沖部件504接收并在其中存儲讀數(shù)據(jù)311。
(T71，T71和T73之間)SDRAM 20將存儲在存儲單元302中的讀數(shù)據(jù)312輸出到總線122。
在時刻T72，讀數(shù)據(jù)緩沖部件504接收并在其中存儲讀數(shù)據(jù)312。
(T73)控制部件506保持DQM為高。
(T73和T75之間)SDRAM 20將存儲在存儲單元303中的讀數(shù)據(jù)313輸出到總線122。
在時刻T74，讀數(shù)據(jù)緩沖部件504接收讀數(shù)據(jù)313。
(T75，T75和T77之間)
SDRAM 20將存儲在存儲單元304中的讀數(shù)據(jù)314輸出到總線122。
在時刻T76，讀數(shù)據(jù)緩沖部件504接收讀數(shù)據(jù)314。
(T77，T77之后)由于讀數(shù)據(jù)312已經(jīng)從通過將偏移值加到塊起始地址上而得到的地址所標識的存儲單元302中讀出，因此讀數(shù)據(jù)緩沖部件504首先將讀數(shù)據(jù)312輸出到CU 30。在這之后，讀數(shù)據(jù)緩沖部件504發(fā)規(guī)定的順序，將讀數(shù)據(jù)313、讀數(shù)據(jù)314和讀數(shù)據(jù)311輸出到CPU 30。
控制部件506產(chǎn)生脈沖串停止命令。
在時刻T77之后，存儲控制部件50忽略從SDRAM 20輸出的讀數(shù)據(jù)。
2.2.2寫操作圖9是當存儲控制部件50將數(shù)據(jù)寫入SDRAM 20時，在存儲控制部件50和SDRAM 20之間傳輸?shù)男盘柕臅r序圖。
(在T91之前)CPU 30將寫請求、標識數(shù)據(jù)寫從其開始的存儲單元的起始行地址和起始列地址、以及由寫數(shù)據(jù)202、寫數(shù)據(jù)203、寫數(shù)據(jù)204和寫數(shù)據(jù)201組成的將要寫入的數(shù)據(jù)輸出到存儲控制部件50。
控制部件506從CPU 30接收寫請求。
地址緩沖部件501接收并在其中存儲起始行地址和起始列地址。
地址緩沖部件501將起始列地址發(fā)送到偏移控制部件502。
偏移控制部件502基于起始列地址產(chǎn)生偏移值和寫入列地址。
這里，偏移值是1，寫入列地址是0x0A03。
(T91，T91和T92之間)控制部件506發(fā)送選擇指令1到選擇器505。
選擇器505接收該選擇指令，并將總線131和531與總線122連接。
地址緩沖部件501響應于來自控制部件506的指令，將起始行地址輸出到總線531。
控制部件506保持CKE和DQM為高。
控制部件506保持CAS和WE為高，CS和RAS為低，來產(chǎn)生有效命令。
(T92，T92和T93之間)在時刻T92時，SDRAM 20接收有效命令。
(T93)控制部件506保持CS為高。
(T93和T95之間)控制部件506發(fā)送選擇指令2到選擇器505。
選擇器505將總線131和532與總線122連接。
(T95，T95和T96之間)偏移控制部件502響應于來自控制部件506的指令將寫入列地址輸出到總線532。
在時刻T95，控制部件506保持DQM為高。
在時刻T96，控制部件506保持CS、CAS和WE為低，RAS為高，來產(chǎn)生寫命令。
(T96，T96和T97之間)在時刻T96，SDRAM 20接收寫命令和寫入列地址。
由于DQM在時刻T96保持為高，因此SDRAM 20不將數(shù)據(jù)寫入由寫入列地址標識的存儲單元304。
在時刻T96和時刻T97之間，控制部件506發(fā)送選擇指令3到選擇器505。
選擇器505將總線533與總線122連接。
(T97)控制部件506保持CS和CAS為高。
控制部件506保持DQM為低。
(T97和T99之間)寫數(shù)據(jù)緩沖部件503響應于來自控制部件506的指令將寫數(shù)據(jù)201輸出到總線533。
在時刻T98，SDRAM 20將寫數(shù)據(jù)201寫入到存儲單元301，其中該存儲單元301以環(huán)繞式方法被判斷其地址接著存儲單元304的地址。
(T99，T99和T101之間)寫數(shù)據(jù)緩沖部件503響應于來自控制部件506的指令，將寫數(shù)據(jù)202輸出到總線533。
在時刻T100，SDRAM 20將寫數(shù)據(jù)202寫入到其地址接著存儲單元301的地址的存儲單元302。
(T101，T101和T103之間)寫數(shù)據(jù)緩沖部件503響應于來自控制部件506的指令，將寫數(shù)據(jù)203輸出到總線533。
在時刻T102，SDRAM 20將寫數(shù)據(jù)203寫入到其地址接著存儲單元302的地址的存儲單元303。
(T103，T103和T105之間)寫數(shù)據(jù)緩沖部件503響應于來自控制部件506的指令，將寫數(shù)據(jù)204輸出到總線533。
在時刻T104，SDRAM 20將寫數(shù)據(jù)204寫入到其地址接著存儲單元303的地址的存儲單元304。
(T105)控制部件506保持DQM為高。
控制部件506保持CS和WE為低，RAS和CAS為高，來產(chǎn)生脈沖串停止命令。
(T105和T107之間)在時刻T106，SDRAM 20接收脈沖串停止命令。
3.第三實施例3.1.結(jié)構(gòu)圖10示出了信息處理裝置3的結(jié)構(gòu)，其包括涉及本發(fā)明的存儲器的第三實施例的存儲部件60。
如圖10所示，存儲部件60通過總線電連接到存儲控制部件70。
存儲部件60具有圖3中所示的存儲區(qū)。
CPU 30請求存儲控制部件70以規(guī)定的順序，分別將寫數(shù)據(jù)202、寫數(shù)據(jù)203、寫數(shù)據(jù)204和寫數(shù)據(jù)201(如圖2所示)寫入到存儲單元302、303、304和301中。
響應于來自CPU 30的請求，存儲控制部件70以規(guī)定的順序，分別將寫數(shù)據(jù)202、寫數(shù)據(jù)203、寫數(shù)據(jù)204和寫數(shù)據(jù)201寫入到存儲單元302、303、304和301中。
此外，CPU 30請求存儲控制部件70讀取存儲在存儲單元302、303、304和301中的數(shù)據(jù)。
響應于來自CPU 30的讀請求，存儲控制部件70從存儲單元302、303、304和301中讀取數(shù)據(jù)，并將讀取的數(shù)據(jù)發(fā)送到CPU 30。
更具體地來說，存儲器60是SDRAM，存儲控制部件70是由邏輯電路等構(gòu)成的LSI。
在存儲器60中，將脈沖串長度設置為四。
圖11是示出了存儲器60的結(jié)構(gòu)的框圖。
如圖11所示，DQ0連接到A0，DQ1連接到A1。DQ2至DQ13分別連接到A2至A13。D14連接到RAS，D15連接到CAS。
(地址緩沖器601)地址緩沖器601從定時發(fā)生器606(隨后描述)接收鎖存指令和地址信息。
地址信息是行地址和列地址中的一個。
根據(jù)從定時發(fā)生器606接收到的鎖存指令，地址緩沖器601鎖存輸入到DQ0至DQ15的信號。
當?shù)刂沸畔⑹切械刂窌r，地址緩沖器601鎖存該行地址，并將鎖存的行地址發(fā)送到存儲單元陣列605(隨后描述)。當?shù)刂沸畔⑹橇械刂窌r，地址緩沖器601鎖存該列地址，并將鎖存的列地址發(fā)送到地址增加部件602(隨后描述)。
(地址增加部件602)地址增加部件602從地址緩沖器601接收列地址，并將其作為輸入/輸出地址存儲。
從定時發(fā)生器606接收到遞增指令，地址增加部件602則參照存儲在定時發(fā)生器606中的脈沖串長度，采用環(huán)繞式的方法遞增存儲在其中的輸入/輸出地址。
地址增加部件602將遞增了的輸入/輸出地址輸出到存儲單元陣列605。
(刷新計數(shù)器603)刷新計數(shù)器603產(chǎn)生要刷新的存儲單元的行地址，來執(zhí)行刷新操作。在這之后，刷新計數(shù)器603通知存儲單元陣列605該產(chǎn)生的行地址。
(IO緩沖器604)IO緩沖器604從定時發(fā)生器606接收鎖存指令和操作信號。
操作信號指示讀操作和寫操作中的一個。
當IO緩沖器604接收到鎖存指令時，就執(zhí)行下面的操作。如果IO緩沖器604接收到指示讀操作的操作信號，IO緩沖器604就鎖存從儲單元陣例605中輸出的信號，并將它們發(fā)送給DQ0至DQ15。如果IO緩沖器604接收到指示寫操作的操作信號，IO緩沖器604就鎖存輸入到DQ0至DQ15的信號，并發(fā)送它們到存儲單元陣列605。
(存儲單元陣列605)圖12簡要示出了存儲單元陣列605的結(jié)構(gòu)。
存儲單元陣列605中的存儲單元具有與通用DRAM中的存儲單元相同的電路結(jié)構(gòu)。也就是說，存儲單元是由一個晶體管和一個電容器構(gòu)成。
從地址緩沖器601接收到行地址，存儲單元陣列605的行解碼器就讀取行地址，并選擇相應于該行地址的字線。從地址增加部件602接收到列地址，存儲單元陣列605的列解碼器就讀取列地址，并選擇相應于該列地址的數(shù)位線。從而，地址被解碼。
當存儲單元陣列605從定時發(fā)生器606接收到寫指令時，存儲單元陣列605將由IO緩沖器604鎖存的數(shù)據(jù)寫入到已經(jīng)解碼的地址。當接收到讀指令時，存儲單元陣列605將存儲在已經(jīng)解碼的地址中的數(shù)據(jù)輸出到IO緩沖器604。
存儲單元陣列605包括存儲單元301、302、303和304。
(定時發(fā)生器606)定時發(fā)生器606從CPU 30接收包括CLK、CKE、CS、RAS、CAS和WE的控制信號。基于上述的控制信號，定時發(fā)生器606提供指令給地址緩沖器601、地址增加部件602、刷新計數(shù)器603、IO緩沖器604和存儲單元陣列605。
3.2操作3.2.1寫操作圖13是當存儲控制部件70將數(shù)據(jù)寫入存儲部件60時，在存儲控制部件70和存儲部件60之間傳輸?shù)男盘柕臅r序圖。
在時刻T201，存儲控制部件70輸出有效命令和行地址。
定時發(fā)生器606將鎖存指令和指示行地址的地址信息輸出到地址緩沖器601。
地址緩沖器601鎖存行地址，并將鎖存的行地址輸出到存儲單元陣列605。
在時刻T202，存儲控制部件70輸出寫命令和列地址。
定時發(fā)生器606將鎖存指令和指示列地址的地址信息輸出到地址緩沖器601。
地址緩沖器601鎖存列地址，并將鎖存的列地址輸出到地址增加部件602。
地址增加部件602存儲列地址作為輸入/輸出地址，并將該輸入/輸出地址輸出到存儲單元陣列605。
這里，假定輸入/輸出地址為0x0A01，即存儲單元302的列地址。
在時刻T203，存儲控制部件70輸出寫數(shù)據(jù)202。
在這一點上，定時發(fā)生器606不向地址增加部件602發(fā)送遞增指令。
定時發(fā)生器606將鎖存指令和指示寫操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存輸入到DQ0至DQ15的信號，并將鎖存的信號輸出到存儲單元陣列605。
定時發(fā)生器606將寫指令輸出到存儲單元陣列605。
存儲單元陣列605將寫數(shù)據(jù)202寫入存儲單元302。
當寫數(shù)據(jù)202已被寫入，定時發(fā)生器606就發(fā)送遞增指令到地址增加部件602。
地址增加部件602將存儲在其中的輸入/輸出地址遞增，并輸出0x0A02，也就是存儲單元303的列地址到存儲單元陣列605。
在時刻T204，存儲控制部件70輸出寫數(shù)據(jù)203。
定時發(fā)生器606將鎖存指令和指示寫操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存輸入到DQ0至DQ15的信號，并將鎖存的信號發(fā)送到存儲單元陣列605。
定時發(fā)生器606輸出寫指令到存儲單元陣列605。
存儲單元陣列605將寫數(shù)據(jù)203寫入由輸入/輸出地址指示的存儲單元303。
當寫數(shù)據(jù)203已被寫入，定時發(fā)生器606發(fā)送遞增指令到地址增加部件602。
地址增加部件602將存儲在其中的輸入/輸出地址遞增，并輸出0x0A03，也就是存儲單元304的列地址到存儲單元陣列605。
在時刻T205，存儲控制部件70輸出寫數(shù)據(jù)204。
定時發(fā)生器606將鎖存指令和指示寫操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存輸入到DQ0至DQ15的信號，并將鎖存的信號輸出到存儲單元陣列605。
定時發(fā)生器606將寫指令輸出到存儲單元陣列605。
存儲單元陣列605將寫數(shù)據(jù)204寫入由輸入/輸出地址指示的存儲單元304。
當寫數(shù)據(jù)204已被寫入，定時發(fā)生器606發(fā)送遞增指令到地址增加部件602。
地址增加部件602采用環(huán)繞式的方法將存儲在其中的輸入/輸出地址遞增，并輸出0x0A00，也就是存儲單元301的列地址到存儲單元陣列605。
在時刻T206，存儲控制部件70輸出寫數(shù)據(jù)201。
定時發(fā)生器606將鎖存指令和指示寫操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存輸入到DQ0至DQ15的信號，并將鎖存的信號輸出到存儲單元陣列605。
定時發(fā)生器606將寫指令輸出到存儲單元陣列605。
存儲單元陣列605將寫數(shù)據(jù)201寫入由輸入輸出地址指示的存儲單元301。
在時刻207，存儲控制部件70輸出脈沖串停止命令。這樣，數(shù)據(jù)寫操作結(jié)束。
3.2.2讀操作如圖2所示，存儲單元301、302、303和304分別存儲讀數(shù)據(jù)311、讀數(shù)據(jù)312、讀數(shù)據(jù)313和讀數(shù)據(jù)314。
圖14是當存儲控制部件70從存儲部件60讀取數(shù)據(jù)時，在存儲控制部件70和存儲部件60之間傳輸?shù)男盘柕臅r序圖。
在時刻T251，存儲控制部件70輸出有效命令和行地址。
定時發(fā)生器606將鎖存指令和指示行地址的地址信息輸出到地址緩沖器601。
地址緩沖器601鎖存行地址，并將鎖存的行地址輸出到存儲單元陣列605。
在時刻T252，存儲控制部件70輸出讀命令和列地址。
接收到讀命令和列地址，定時發(fā)生器606就將鎖存指令和指示列地址的地址信息輸出到地址緩沖器601。
地址緩沖器601鎖存列地址，并將鎖存的列地址輸出到地址增加部件602。
地址增加部件602在其中存儲列地址作為輸入/輸出地址，并將該輸入/輸出地址輸出到存儲單元陣列605。
這里，假定輸入/輸出地址為0x0A01，即存儲單元302的列地址。
定時發(fā)生器606輸出讀指令到存儲單元陣列605。
在從時刻T252至時刻T253的兩個時鐘(CAS等待時間＝2)期間，存儲單元陣列605將存儲在存儲單元302中的讀數(shù)據(jù)312輸出到IO緩沖器604。
在時刻T253，定時發(fā)生器606將鎖存指令和指示讀操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存指示從存儲單元陣列605輸出的讀數(shù)據(jù)312的信號，并輸出鎖存的信號到DQ0至DQ15。
存儲控制部件70接收已輸出到DQ0至DQ15的讀數(shù)據(jù)312。
定時發(fā)生器606輸出遞增指令到地址增加部件602。
地址增加部件602將存儲在其中的輸入/輸出地址遞增，并輸出0x0A02，也就是存儲單元303的列地址到存儲單元陣列605。
定時發(fā)生器606輸出讀指令到存儲單元陣列605。
存儲單元陣列605將存儲在存儲單元303中的讀數(shù)據(jù)313輸出到IO緩沖器604。
在時刻T254，定時發(fā)生器606將鎖存指令和指示讀操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存指示從存儲單元陣列605輸出的讀數(shù)據(jù)313的信號，并輸出鎖存的信號到DQ0至DQ15。
存儲控制部件70接收已輸出到DQ0至DQ15的讀數(shù)據(jù)313。
定時發(fā)生器606輸出遞增指令到地址增加部件602。
地址增加部件602將存儲在其中的輸入/輸出地址遞增，并輸出0x0A03，也就是存儲單元304的列地址到存儲單元陣列605。
定時發(fā)生器606輸出讀指令到存儲單元陣列605。
存儲單元陣列605將存儲在存儲單元304中的讀數(shù)據(jù)314輸出到IO緩沖器604。
在時刻T255，存儲控制部件70發(fā)送脈沖串停止命令。
定時發(fā)生器606將鎖存指令和指示讀操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存指示從存儲單元陣列605輸出的讀數(shù)據(jù)314的信號，并輸出鎖存的信號到DQ0至DQ15。
存儲控制部件70接收已輸出到DQ0至DQ15的讀數(shù)據(jù)314。
定時發(fā)生器606輸出遞增指令到地址增加部件602。
地址增加部件602采用環(huán)繞式的方法將存儲在其中的輸入/輸出地址遞增，并輸出0x0A00，也就是存儲單元301的列地址到存儲單元陣列605。
定時發(fā)生器606輸出讀指令到存儲單元陣列605。
存儲單元陣列605將存儲在存儲單元301中的讀數(shù)據(jù)311輸出到IO緩沖器604。
在時刻T256，定時發(fā)生器606將鎖存指令和指示讀操作的操作信號輸出到IO緩沖器604。
IO緩沖器604根據(jù)鎖存指令，鎖存指示從存儲單元陣列605輸出的讀數(shù)據(jù)311的信號，并輸出鎖存的信號到DQ0至DQ15。
存儲控制部件70接收已輸出到DQ0至DQ15的讀數(shù)據(jù)311。
4.其它變型本發(fā)明是參考上述實施例進行描述的，但并不局限于此。
本發(fā)明包括以下變型。
(1)第一實施例中的時鐘產(chǎn)生部件103可以省略。在這種情況下，CPU 30將CLK提供給存儲控制部件10和SDRAM 20。
(2)根據(jù)第一實施例，在存儲控制部件10開始寫操作之前，CU 30將相應于一個存儲塊的全部寫數(shù)據(jù)發(fā)送到存儲控制部件10。然而可選擇地，CPU 30可以在存儲控制部件10輸出用于將相應于存儲單元的數(shù)據(jù)寫入SDRAM 20的信號時，發(fā)送相應于每一個存儲單元的寫數(shù)據(jù)。
(3)根據(jù)第二實施例，在發(fā)送讀數(shù)據(jù)到CPU 30之前，存儲控制部件50從SDRAM 20接收相應于一個存儲塊的全部寫數(shù)據(jù)。然而，存儲控制部件50可以在接收相應于一個存儲塊的全部讀數(shù)據(jù)之前，以讀取相應于起始列地址的數(shù)據(jù)開始發(fā)送從SDRAM 20讀取的數(shù)據(jù)。
(4)本發(fā)明可以是具有在這些實施例中描述的步驟的操作、使用計算機來執(zhí)行操作的計算機程序、或是由計算機程序生成的數(shù)字信號。
本發(fā)明可以是處于存儲在例如軟盤、硬盤、CD-ROM、MO、DVD、DVD-ROM、DVD-RAM、藍光盤(BD)或半導體存儲器的計算機可讀存儲媒體中的狀態(tài)的計算機程序或數(shù)字信號。本發(fā)明可以是存儲在上述存儲媒體中的計算機程序或數(shù)字信號。
可選的，本發(fā)明可以是經(jīng)由如電子通信網(wǎng)絡、無線或固定線路通信網(wǎng)絡和因特網(wǎng)這樣的網(wǎng)絡的計算機程序或數(shù)字信號的傳輸。
本發(fā)明可以是包括微處理器和存儲器的計算機系統(tǒng)。存儲器存儲上述計算機程序，微處理器執(zhí)行相應于該計算機程序的操作。
本發(fā)明可以按下面的方式來實現(xiàn)。上述處于存儲在上述存儲媒體中的狀態(tài)的計算機程序或數(shù)字信號被傳送，或者計算機程序或數(shù)字信號經(jīng)由上述網(wǎng)絡傳輸被傳輸，以便不同的計算機系統(tǒng)執(zhí)行該計算機程序或數(shù)字信號。
盡管本發(fā)明已經(jīng)參考附圖并通過實例的方式進行了充分地描述，還應注意的是，各種變化和變型對于本領域的技術人員來說是顯而易見的。
因此，除非這種變化和變型背離本發(fā)明的范圍，否則都應當認為它們包含在本發(fā)明中。
權利要求
1.一種信息處理裝置包括存儲部件，具有預定的脈沖串長度并且可以采用環(huán)繞式的方法來向/從存儲塊傳送塊數(shù)據(jù)，該存儲塊是由存儲部件中的多個連續(xù)的存儲單元構(gòu)成的，并具有和預定的脈沖串長度相等的長度；以及存儲控制部件，通過用于地址傳送和數(shù)據(jù)傳送的總線連接到存儲部件，其中該存儲控制部件包括輸出子部件，可用于當向/從存儲塊的塊數(shù)據(jù)傳送開始于向/從存儲塊中的中間存儲單元的數(shù)據(jù)傳送時，輸出第一命令和第二命令，該中間存儲單元是存儲塊中的不同于起始存儲單元的存儲單元，該第一命令指示存儲部件向/從存儲塊中的多個存儲單元中的每一個傳送數(shù)據(jù)，除了正好在中間存儲單元之前的存儲單元之外，第二命令是當自第一命令的輸出經(jīng)過了預定的時間之后輸出的，并指示存儲部件向/從存儲塊中正好在中間存儲單元之前的存儲單元傳送數(shù)據(jù)，并且該存儲部件根據(jù)第一命令和第二命令來傳送塊數(shù)據(jù)。
2.如權利要求1中的信息處理裝置，其中該存儲部件是SDRAM。
3.如權利要求1中的信息處理裝置，其中第一命令包括寫指令和指示正好在中間存儲單元之前的存儲單元的地址，第二命令包括寫指令和指示在中間存儲單元之前兩個存儲單元的存儲單元的地址。
4.如權利要求1中的信息處理裝置，其中第一命令包括讀指令和指示中間存儲單元的地址，第二命令包括讀指令和指示正好在中間存儲單元之前的存儲單元的地址。
5.一種信息處理裝置包括存儲部件，具有大于存儲塊的塊長度的脈沖串長度，并且可以向/從存儲塊傳送塊數(shù)據(jù)，該存儲塊是由存儲部件中多個連續(xù)的存儲單元構(gòu)成的；存儲控制部件，通過用于地址傳送和數(shù)據(jù)傳送的總線連接到存儲部件；高速緩存部件，可用來請求存儲控制部件向/從存儲部件傳送塊數(shù)據(jù)；寫部件，可以用來(i)從高速緩存部件接收指示存儲塊中的中間存儲單元的地址、塊數(shù)據(jù)和寫請求，該中間存儲單元是在存儲塊中不同于起始存儲單元的存儲單元，以及(ii)以從存儲塊中的起始存儲單元到最后存儲單元的順序，將數(shù)據(jù)存儲到存儲部件中存儲塊中的多個存儲單元的每一個；以及讀部件，可以用來(a)從高速緩存部件接收指示存儲塊中的中間存儲單元的地址，以及讀請求，(b)以從起始存儲單元到最后存儲單元的順序，從存儲部件中存儲塊中的多個存儲單元中的每一個讀取數(shù)據(jù)，以及(c)使用環(huán)繞式的方法，從讀取自中間存儲單元的數(shù)據(jù)開始到讀取自正好在中間存儲單元之前的存儲單元的數(shù)據(jù)為止，將讀取的數(shù)據(jù)發(fā)送到高速緩存部件。
6.如權利要求5中的信息處理裝置，其中該存儲部件是SDRAM。
7.一種存儲器，可根據(jù)輸入至其中的信號來存儲數(shù)據(jù)，該信號包括如時鐘的控制信號、地址信號和數(shù)據(jù)信號，該存儲器包括可以用來傳送信號的傳輸部件；可以用來檢測時鐘邊沿的檢測部件；由其中每個具有分派的地址的多個存儲單元構(gòu)成的存儲單元組；地址存儲部件，可用于(i)當檢測部件檢測到預定時序上的時鐘邊沿時，檢索地址信號，以及(ii)將檢索到的地址信號作為寫地址存儲在其中；地址增加部件，可用于在預定時序上的邊沿檢測之后檢測到邊沿后，但在下一個邊沿被檢測到之前，遞增寫地址；數(shù)據(jù)存儲部件，可用于在檢測部件檢測到預定時序上的邊沿后，在每次檢測部件檢測到時鐘邊沿時檢索數(shù)據(jù)信號；以及控制部件，可用于執(zhí)行控制，以便于每次數(shù)據(jù)存儲部件檢索到數(shù)據(jù)信號時，該檢索到的數(shù)據(jù)信號被寫入到由地址存儲部件中存儲的寫地址指示的存儲單元中。
8.如權利要求7中的存儲器，其中傳輸部件包括一個信號輸入/輸出端子，用于地址信號、數(shù)據(jù)信號和控制信號中的兩個，一次將這兩個信號中的一個輸入到信號輸入/輸出端子；以及信號線，連接到兩個選自下列中的部件(i)地址存儲部件，存儲指示要將數(shù)據(jù)信號寫入的存儲單元的寫地址，(ii)數(shù)據(jù)存儲部件，存儲將要寫入存儲單元的數(shù)據(jù)信號，以及(iii)控制部件，控制數(shù)據(jù)信號的寫入，以便于選中的兩個部件對應于輸入到信號輸入/輸出端子的兩個信號。
9.如權利要求7中的存儲器，其是由SDRAM構(gòu)成的。
10.一種信息處理方法，通過用于地址傳送和數(shù)據(jù)傳送的總線來向/從存儲器傳送數(shù)據(jù)，該存儲器根據(jù)命令進行工作，具有預定的脈沖串長度，并且通過使用環(huán)繞式的方法向/從存儲塊傳送塊數(shù)據(jù)，其中該存儲塊是由存儲器中的多個存儲單元構(gòu)成的，并具有和預定的脈沖串長度相等的長度，該信息處理方法包括第一輸出步驟，當向/從存儲塊的塊數(shù)據(jù)傳送開始于向/從存儲塊中的中間存儲單元的數(shù)據(jù)傳送時，該中間存儲單元是存儲塊中不同于起始存儲單元的存儲單元，輸出第一命令，來指示存儲器向/從存儲塊中的多個存儲單元中的每一個傳送數(shù)據(jù)，除了正好在中間存儲單元之前的存儲單元之外；以及第二輸出步驟，當自第一命令的輸出經(jīng)過了預定的時間之后，輸出第二命令，來指示存儲器向/從存儲塊中正好在中間存儲單元之前的存儲單元傳送數(shù)據(jù)。
11.一種用在信息處理裝置中的程序，該信息處理裝置通過用于地址傳送和數(shù)據(jù)傳送的總線來向/從存儲器傳送數(shù)據(jù)，該存儲器根據(jù)命令進行工作，具有預定的脈沖串長度，并且通過使用環(huán)繞式的方法向/從存儲塊傳送塊數(shù)據(jù)，其中該存儲塊是由存儲器中的多個存儲單元構(gòu)成的，并具有和預定的脈沖串長度相等的長度，該程序包括第一輸出步驟，當向/從存儲塊的塊數(shù)據(jù)傳送開始于向/從存儲塊中的中間存儲單元的數(shù)據(jù)傳送時，該中間存儲單元是存儲塊中不同于起始存儲單元的存儲單元，輸出第一命令，來指示存儲器向/從存儲塊中的多個存儲單元中的每一個傳送數(shù)據(jù)，除了正好在中間存儲單元之前的存儲單元之外；以及第二輸出步驟，當自第一命令的輸出經(jīng)過了預定的時間之后，輸出第二命令，來指示存儲器向/從存儲塊中正好在中間存儲單元之前的存儲單元傳送數(shù)據(jù)。
全文摘要
存儲控制部件和存儲部件通過用于地址、數(shù)據(jù)和控制信號傳送的總線相互連接。存儲控制部件將包括存儲部件中的第一預定位置的第一命令輸出到存儲部件。在第一命令的輸出經(jīng)過了預定的時間之后，存儲控制部件將包括存儲部件中的第二預定位置的第二命令輸出到存儲部件。
文檔編號G06F12/08GK1538302SQ20041004510
公開日2004年10月20日 申請日期2004年4月8日 優(yōu)先權日2003年4月8日
發(fā)明者尾坂匡隆 申請人:松下電器產(chǎn)業(yè)株式會社