專利名稱：用于將處理器連接至總線的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于將處理器連接至總線的裝置和方法。
背景技術(shù)：
圖1是相關(guān)技術(shù)雙總線路徑(dual bus path)系統(tǒng)的結(jié)構(gòu)的方框圖。所述相關(guān)技術(shù)雙總線路徑系統(tǒng)包括第一存儲器11，輸入裝置12，處理器13，總線控制裝置14，第二存儲器15以及輸出裝置16。
所述第一存儲器11是處理器13使用的用于操作的空間，所述第二存儲器15是存儲顯示數(shù)據(jù)的空間。所述第一存儲器11和第二存儲器12連接至不同的總線。如果顯示數(shù)據(jù)的數(shù)目大且僅存在一條總線，則該總線很容易達到傳輸容量的極限。因此，存在一條專門用于傳送顯示數(shù)據(jù)的附加總線。
目前，由于顯示屏幕尺寸的增大和圖象質(zhì)量的提高，所以在顯示裝置中所需要的數(shù)據(jù)的數(shù)目也相應(yīng)增長，甚至相關(guān)技術(shù)中用于顯示的專用總線更容易達到傳輸容量的極限。提高總線的速度可以解決上述問題。然而，由于處理器時鐘的關(guān)系，在速度的提高中存在極限，而且速度的提高增加了功率的消耗。此外，還需要設(shè)計其他外設(shè)，以使其能夠在已提高的速度下運行。

發(fā)明內(nèi)容
本發(fā)明提供一種通過與處理器同步的同步總線傳送數(shù)據(jù)，且通過與所述處理器不同步的異步總線傳送顯示數(shù)據(jù)的裝置及方法。
根據(jù)本發(fā)明的一方面，提供處理器總線連接裝置，該裝置包括多路復(fù)用器，當(dāng)接收來自所述處理器的、表示連接至與所述處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息時，該多路復(fù)用器接收來自所述處理器的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器，或通過所述同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器；以及當(dāng)接收來自所述處理器的、表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息時，該多路復(fù)用器接收來自所述處理器的第三數(shù)據(jù)，并將所述第三數(shù)據(jù)傳送至緩沖區(qū)，或接收來自所述緩沖區(qū)的第四數(shù)據(jù)，并將所述第四數(shù)據(jù)傳送至所述處理器。所述裝置還包括緩沖區(qū)，所述緩沖區(qū)接收來自所述多路復(fù)用器的第三數(shù)據(jù)，存儲所述第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線傳送至所述第二存儲器，或通過所述異步數(shù)據(jù)總線接收來自第二存儲器的第四數(shù)據(jù)，存儲所述第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述多路復(fù)用器。
根據(jù)本發(fā)明的另一方面，提供多路復(fù)用裝置，該裝置包括同步數(shù)據(jù)總線寫單元，當(dāng)表示連接至與處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息由所述處理器提供，且表示向第一存儲器中寫入的請求的控制信息由所述處理器提供時，該同步數(shù)據(jù)總線寫單元接收來自所述處理器的第一數(shù)據(jù)，并通過所述同步數(shù)據(jù)總線將所接收的第一數(shù)據(jù)傳送至所述第一存儲器；同步數(shù)據(jù)總線讀單元，當(dāng)表示第一存儲器的地址的地址信息由所述處理器提供，且表示從第一存儲器中讀取的請求的控制信息由所述處理器提供時，該同步總線寫單元通過所述同步數(shù)據(jù)總線接收來自所述第一存儲器的第二數(shù)據(jù)，并將所接收的數(shù)據(jù)傳送至所述處理器。該裝置還包括緩沖區(qū)寫單元，當(dāng)表示連接至與處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息由所述處理器提供，且表示向第二存儲器中寫入的請求的控制信息由所述處理器提供時，該緩沖區(qū)寫單元接收來自所述處理器的第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)傳送至與所述異步數(shù)據(jù)總線連接的緩沖區(qū)；以及緩沖區(qū)讀單元，當(dāng)表示第二存儲器的地址的地址信息由所述處理器提供，且表示從第二存儲器中讀取的請求的控制信息由所述處理器提供時，該緩沖區(qū)讀單元接收來自所述緩沖區(qū)的第四數(shù)據(jù)，并將所接收的第四數(shù)據(jù)傳送至所述處理器。
根據(jù)本發(fā)明的再一方面，提供緩沖裝置，該裝置包括異步數(shù)據(jù)總線寫單元，當(dāng)表示向連接至與處理器不同步的異步數(shù)據(jù)總線的緩沖區(qū)中寫入的請求的控制信息，由連接至所述處理器的多路復(fù)用器提供時，該異步數(shù)據(jù)總線寫單元接收來自所述多路復(fù)用器的第三數(shù)據(jù)，存儲該數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線傳送至第二存儲器；以及異步數(shù)據(jù)總線讀單元，當(dāng)表示從所述緩沖區(qū)中讀取的請求的控制信息由所述多路復(fù)用器提供時，該異步數(shù)據(jù)總線讀單元通過所述異步數(shù)據(jù)總線接收來自所述第二存儲器的第四數(shù)據(jù)，存儲該數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述多路復(fù)用器。
根據(jù)本發(fā)明的又一方面，提供同步總線和異步總線路徑系統(tǒng)，包括處理器，該處理器從由處理器總線連接裝置傳送的輸入數(shù)據(jù)中產(chǎn)生第一數(shù)據(jù)和第三數(shù)據(jù)，并將所產(chǎn)生的數(shù)據(jù)傳送至所述處理器總線連接裝置，或從第二數(shù)據(jù)或第四數(shù)據(jù)中產(chǎn)生輸出數(shù)據(jù)，并將所產(chǎn)生的輸出數(shù)據(jù)傳送至所述處理器總線連接裝置；以及所述處理器總線連接裝置，該處理器總線連接裝置通過同步總線接收來自輸入裝置的輸入數(shù)據(jù)，并將所接收的輸入數(shù)據(jù)傳送至所述處理器，或接收來自所述處理器的第一數(shù)據(jù)，并通過所述同步數(shù)據(jù)總線將所接收的第一數(shù)據(jù)傳送至所述第一存儲器，或通過所述同步數(shù)據(jù)總線接收來自所述第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器，或接收來自所述處理器的第三數(shù)據(jù)，存儲該數(shù)據(jù)，并通過所述異步總線將所存儲的第三數(shù)據(jù)傳送至第二存儲器，或通過所述異步總線接收來自所述第二存儲器的第四數(shù)據(jù)，存儲該數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述處理器，或接收來自所述處理器的輸出數(shù)據(jù)，存儲該數(shù)據(jù)，并通過所述異步數(shù)據(jù)總線將所存儲的輸出數(shù)據(jù)傳送至輸出裝置。
根據(jù)本發(fā)明的更深一方面，提供處理器總線連接方法，包括(a)當(dāng)接收來自所述處理器的、表示連接至與所述處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息時，接收來自所述處理器的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器，或通過所述同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器；以及(b)當(dāng)接收來自所述處理器的、表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息時，接收來自所述處理器的第三數(shù)據(jù)，傳送所述第三數(shù)據(jù)，存儲所傳送的第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線傳送至所述第二存儲器，或通過所述異步數(shù)據(jù)總線接收來自第二存儲器的第四數(shù)據(jù)，存儲所述第四數(shù)據(jù)，傳送所存儲的第四數(shù)據(jù)，接收所傳送的第四數(shù)據(jù)，并將所接收的第四數(shù)據(jù)傳送至所述處理器。
根據(jù)本發(fā)明附加的一方面，提供多路復(fù)用方法，包括(a)當(dāng)表示連接至與所述處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息由所述處理器提供，且表示向第一存儲器中寫入的請求的控制信息由所述處理器提供時，接收來自所述處理器的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器；(b)當(dāng)表示第一存儲器的地址的地址信息由所述處理器提供，且表示從第一存儲器中讀取的請求的控制信息由所述處理器提供時，通過所述同步數(shù)據(jù)總線接收來自所述第一存儲器的第二數(shù)據(jù)，并將所接收的數(shù)據(jù)傳送至所述處理器；(c)當(dāng)表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息由所述處理器提供，且表示向第二存儲器中寫入的請求的控制信息由所述處理器提供時，接收來自所述處理器的第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)傳送至與所述異步數(shù)據(jù)總線相連接的緩沖區(qū)；以及(d)當(dāng)表示第二存儲器的地址的地址信息由所述處理器提供，且表示從第二存儲器中讀取的請求的控制信息由所述處理器提供時，接收來自所述緩沖區(qū)的第四數(shù)據(jù)，并將所接收的第四數(shù)據(jù)傳送至所述處理器。
根據(jù)本發(fā)明的另一方面，提供緩沖方法，包括(a)當(dāng)表示向連接至與所述處理器不同步的異步數(shù)據(jù)總線的緩沖區(qū)中寫入的請求的控制信息由連接至所述處理器的多路復(fù)用器提供時，接收來自所述多路復(fù)用器的第三數(shù)據(jù)，存儲該數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線傳送至第二存儲器；以及(b)當(dāng)表示從所述緩沖區(qū)中讀取的請求的控制信息由所述多路復(fù)用器提供時，通過所述異步數(shù)據(jù)總線接收來自所述第二存儲器的第四數(shù)據(jù)，存儲該數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述多路復(fù)用器。
根據(jù)本發(fā)明的另外一方面，提供同步總線和異步總線路徑方法，包括(a)接收來自用戶的輸入數(shù)據(jù)，并通過與所述處理器同步的同步總線傳送所接收的輸入數(shù)據(jù)；(b)通過所述同步數(shù)據(jù)總線接收所述輸入數(shù)據(jù)，并傳送所接收的輸入數(shù)據(jù)；(c)從所傳送的輸入數(shù)據(jù)中產(chǎn)生第一數(shù)據(jù)或第三數(shù)據(jù)，并傳送所產(chǎn)生的數(shù)據(jù)；(d)接收所述第一數(shù)據(jù)，通過所述同步數(shù)據(jù)總線將所接收的第一數(shù)據(jù)傳送至第一存儲器，或接收并存儲第三數(shù)據(jù)，并通過與所述處理器不同步的異步總線將所存儲的第三數(shù)據(jù)傳送至第二存儲器；(e)通過所述同步總線接收所述第一數(shù)據(jù)，并存儲該數(shù)據(jù)；以及(f)通過所述異步總線接收所述第三數(shù)據(jù)，并存儲該數(shù)據(jù)。


本發(fā)明的上述目的和優(yōu)點將通過參考附圖對其典型實施例的詳細描述變得更為顯而易見
圖1是相關(guān)技術(shù)雙總線路徑系統(tǒng)的結(jié)構(gòu)的框圖；圖2是根據(jù)本發(fā)明典型實施例的同步總線和異步總線路徑系統(tǒng)的結(jié)構(gòu)的框圖；圖3是圖2中處理器總線連接裝置的結(jié)構(gòu)的詳圖；圖4是圖3中多路復(fù)用器的結(jié)構(gòu)的詳圖；圖5是圖4中同步數(shù)據(jù)總線寫單元的結(jié)構(gòu)的詳圖；圖6是圖4中同步數(shù)據(jù)總線讀單元的結(jié)構(gòu)的詳圖；圖7是圖4中緩沖區(qū)寫單元的結(jié)構(gòu)的詳圖；圖8是圖4中緩沖區(qū)讀單元的結(jié)構(gòu)的詳圖；圖9是圖3中緩沖區(qū)的結(jié)構(gòu)的詳圖；圖10是圖9中異步數(shù)據(jù)總線寫單元的結(jié)構(gòu)的詳圖；圖11是圖9中異步數(shù)據(jù)總線讀單元的結(jié)構(gòu)的詳圖；圖12是根據(jù)本發(fā)明典型實施例的處理器總線連接方法所執(zhí)行的步驟的流程圖；圖13是根據(jù)本發(fā)明典型實施例的多路復(fù)用方法的流程圖；圖14是圖13中步驟131，132和133的詳細流程圖；圖15是圖13中步驟131，132和134的詳細流程圖；圖16是圖13中步驟131，135和136的詳細流程圖；圖17是圖13中步驟131，135和137的詳細流程圖；圖18是根據(jù)本發(fā)明典型實施例的緩沖方法所執(zhí)行的步驟的流程圖；圖19是圖18中步驟181和182的詳細流程圖；圖20是圖20中步驟181和183的詳細流程圖；圖21和22是根據(jù)本發(fā)明典型實施例的同步總線和異步總線路徑方法所執(zhí)行的步驟的流程圖。
具體實施例方式
參考圖2，所述同步總線和異步總線路徑系統(tǒng)包括處理器21，處理器總線連接裝置25，橋式直接存取存儲器(DMA)26，異步總線控制裝置27，第二存儲器28以及輸出裝置29。所述同步總線和異步總線路徑系統(tǒng)通過與所述處理器21同步的同步總線，和與所述處理器21不同步的異步總線傳送數(shù)據(jù)。同步總線控制裝置22，第一存儲器23以及輸入裝置24均連接至所述同步總線，且所述異步總線控制裝置27，所述第二存儲器以及所述輸出裝置29均連接至所述異步總線。所述處理器總線連接裝置25和所述橋式DMA26均連接至所述同步總線和所述異步總線。取決于所述系統(tǒng)所應(yīng)用的環(huán)境，所述輸入裝置24可以連接至所述異步總線，且所述輸出裝置29可以連接至所述同步總線。正如在當(dāng)前實施例中所示，當(dāng)所述輸入裝置24連接至所述同步總線，且所述輸出裝置29連接至所述異步總線時，這就意味著為了減少通過與所述處理器同步的同步總線所傳送的數(shù)據(jù)的數(shù)目，數(shù)目較大的顯示數(shù)據(jù)通過所述異步總線來傳送，因此大多數(shù)情況下，所述輸出裝置是顯示裝置。
所述處理器21從通過所述處理器總線連接裝置25傳送的輸入數(shù)據(jù)中產(chǎn)生第一數(shù)據(jù)或第三數(shù)據(jù)，并將所產(chǎn)生的數(shù)據(jù)傳送至所述處理器總線連接裝置25，或產(chǎn)生第二數(shù)據(jù)或第四數(shù)據(jù)，并將所產(chǎn)生的數(shù)據(jù)傳送至所述處理器總線連接裝置25。所述輸入數(shù)據(jù)由用戶通過諸如鍵盤，鼠標(biāo)，通用串行總線(USB)或通用異步收發(fā)器(UART)之類的輸入裝置24輸入。在當(dāng)前實施例中，由于所述輸入裝置24連接至所述同步總線，所述輸入數(shù)據(jù)通過所述同步總線傳送至所述處理器總線連接裝置25，且所述輸入數(shù)據(jù)也被從所述處理器總線連接裝置25再次傳送到所述處理器21。根據(jù)用戶的命令，所述處理器21處理輸入數(shù)據(jù)從而產(chǎn)生第一數(shù)據(jù)或第三數(shù)據(jù)。然后，所述處理器21將所產(chǎn)生的數(shù)據(jù)傳送到所述處理器總線連接裝置25。所述第一數(shù)據(jù)表示將要通過所述同步數(shù)據(jù)總線傳送到所述第一存儲器23的數(shù)據(jù)，且所述第三數(shù)據(jù)表示將要通過所述異步總線傳送到所述第二存儲器28的數(shù)據(jù)。所述第二數(shù)據(jù)表示存儲在第一存儲器23中的數(shù)據(jù)，且所述第四數(shù)據(jù)表示存儲在第二存儲器28中的數(shù)據(jù)。所述第二數(shù)據(jù)通過所述同步總線被傳送至所述處理器總線連接裝置25，且所述第二數(shù)據(jù)也被從所述處理器總線連接裝置25再次傳送到所述處理器21。所述第四數(shù)據(jù)通過所述異步總線被傳送至所述處理器總線連接裝置25，且所述第四數(shù)據(jù)也被從所述處理器總線連接裝置25再次傳送到所述處理器21。根據(jù)用戶的命令，所述處理器21處理所述第二數(shù)據(jù)或第四數(shù)據(jù)，從而產(chǎn)生輸出數(shù)據(jù)。然后，所述處理器21將所述輸出數(shù)據(jù)傳送至所述處理器總線連接裝置25。由于這只是一個實施例，根據(jù)所述用戶的命令，可以處理所述第一或第三數(shù)據(jù)，從而產(chǎn)生輸出數(shù)據(jù)。
所述處理器總線連接裝置25將所述處理器21連接至所述同步總線或所述異步總線，從而使所述處理器21能夠不考慮所述處理器21的時鐘，自由的從所述第二存儲器28中讀取數(shù)據(jù)以及將數(shù)據(jù)寫入所述第二存儲器28。也就是說，如上所述的所述處理器總線連接裝置25通過所述同步總線接收輸入數(shù)據(jù)，并將所接收的輸入數(shù)據(jù)傳送至所述處理器21。同時，如上所述，所述處理器總線連接裝置25從所述處理器21接收所述第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步總線傳送至所述第一存儲器23。而且，如上所述，所述處理器總線連接裝置25通過同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器21。此外，如上所述，所述處理器總線連接裝置25接收并存儲來自處理器21的第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步總線傳送至所述第二存儲器。還有，如上所述，所述處理器總線連接裝置25通過異步總線接收并存儲來自第二存儲器的第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述處理器21。還有，如上所述，所述處理器總線連接裝置25接收并存儲來自所述處理器21的輸出數(shù)據(jù)，并將所存儲的輸出數(shù)據(jù)通過所述異步總線，傳送至所述輸出裝置29。
所述第一存儲器23通過所述同步總線接收并存儲來自所述處理器總線連接裝置25的第一數(shù)據(jù)，或通過所述同步總線將所存儲的第二數(shù)據(jù)傳送至所述處理器總線連接裝置25。因此，所述第一存儲器可被認(rèn)為是存儲器，該存儲器進行與所述處理器21相適應(yīng)的操作，并存儲所述系統(tǒng)的操作系統(tǒng)(OS)或關(guān)鍵作業(yè)程序。例如，可以使用隨機存取存儲器(RAM)、閃存或只讀存儲器(ROM)作為所述第一存儲器。當(dāng)將只能讀取的ROM用作第一存儲器時，所存儲的第二數(shù)據(jù)可以通過所述同步總線被傳送至所述處理器總線連接裝置25，但無法接收和存儲所述第一數(shù)據(jù)。在ROM中，存儲諸如所述系統(tǒng)的OS之類的對系統(tǒng)的操作來說是必需的程序。
所述第二存儲器28通過所述異步總線接收并存儲來自所述處理器總線連接裝置25的第三數(shù)據(jù)，或通過所述異步總線將所述第四數(shù)據(jù)傳送至所述處理器總線連接裝置25。與第一存儲器相似，RAM和閃存等都可以用作第二存儲器。
如上所述，所述輸入裝置24接收來自用戶的輸入數(shù)據(jù)，并通過同步總線，將所接收的輸入數(shù)據(jù)傳送至所述處理器總線連接裝置25。所述輸出裝置29通過異步總線接收來自所述處理器總線連接裝置25的輸出數(shù)據(jù)，并將所接收的輸出數(shù)據(jù)輸出至所述用戶，或通過所述異步總線接收來自所述第二存儲器28的第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)輸出給用戶。大多數(shù)情況下，所接收的輸出數(shù)據(jù)或所接收的第三數(shù)據(jù)均為顯示數(shù)據(jù)。特別是在這種情況下，所述輸出裝置29是顯示裝置。同時，在第二存儲器28存儲顯示數(shù)據(jù)的情況下，第二存儲器28被認(rèn)為是顯示存儲器。在大多數(shù)顯示裝置中，安裝有二維(2D)圖形加速器或三維(3D)圖形加速器。所述2D圖形加速器是硬件模塊，該硬件模塊執(zhí)行通常由軟件執(zhí)行的顯示2D圖形數(shù)據(jù)的處理的部分。所述2D圖形加速器減少所述處理器的負(fù)擔(dān)，并提高所述運行速度。更進一步，所述3D圖形加速器是硬件模塊，該硬件模塊在所述圖形數(shù)據(jù)被顯示時，將Z軸加至所述基本的X和Y軸以處理圖形數(shù)據(jù)。也就是說，所述圖形加速器接收來自處理器的命令，并通過執(zhí)行所接收的命令，將顯示數(shù)據(jù)寫入所述第二存儲器。對于所述圖形加速器無法執(zhí)行的那些命令，所述處理器執(zhí)行這些命令，并獨自將顯示數(shù)據(jù)寫入第二存儲器。大多數(shù)情況下，將計數(shù)器(scaler)添加至顯示裝置。所述計數(shù)器將所述輸出數(shù)據(jù)轉(zhuǎn)換為適合于顯示面板的尺寸的數(shù)據(jù)。
所述同步總線和異步總線分別運行。也就是說，當(dāng)所述同步總線進行與所述處理器相適應(yīng)的操作時，所述異步總線不考慮所述處理器的時鐘來進行操作。因此，需要分別準(zhǔn)備用于控制所述同步總線的裝置和用于控制所述異步總線的裝置。所述同步總線控制裝置22起著允許使用所述同步總線的作用，以使大多數(shù)裝置能夠順利的使用所述同步總線。同樣地，所述異步總線控制裝置27起著允許使用所述異步總線的作用，以使大多數(shù)裝置能夠順利的使用所述異步總線。
當(dāng)考慮所述同步總線控制裝置22和所述異步總線控制裝置27時，所述處理器總線連接裝置25通過所述同步總線接收來自輸入裝置24的輸入數(shù)據(jù)，其中所述同步總線控制裝置22給輸入裝置24許可以便使用所述同步總線，且所述處理器總線連接裝置25將所接收的輸入數(shù)據(jù)傳送至所述處理器21。同樣，所述處理器總線連接裝置25接收來自所述處理器21的第一數(shù)據(jù)，并通過所述同步總線將所接收的第一數(shù)據(jù)傳送至第一存儲器23，其中所述同步總線控制裝置22給處理器總線連接裝置25許可以便使用所述同步總線。更進一步，所述處理器總線連接裝置25通過所述同步總線接收來自第一存儲器23的第二數(shù)據(jù)，其中所述同步總線控制裝置22給第一存儲器23許可以便使用所述同步總線，并將所接收的第二數(shù)據(jù)傳送至所述處理器21。此外，所述處理器總線連接裝置25接收并存儲來自所述處理器21的第三數(shù)據(jù)，并通過所述異步總線將所存儲的第三數(shù)據(jù)傳送至第二存儲器28，其中所述異步總線控制裝置27給處理器總線連接裝置25許可以便使用所述異步總線。同時，所述處理器總線連接裝置25通過所述異步總線，接收并存儲來自第二存儲器28的第四數(shù)據(jù)，其中所述異步總線控制裝置27給第二存儲器28許可以便使用所述異步總線。同時，所述處理器總線連接裝置25接收并存儲來自處理器21的輸出數(shù)據(jù)，并通過異步總線將所存儲的輸出數(shù)據(jù)傳送至所述輸出裝置，其中所述異步總線控制裝置27給處理器總線連接裝置25許可以便使用所述異步總線。
更進一步，所述第一存儲器23通過所述同步總線接收并存儲來自處理器總線連接裝置25的第一數(shù)據(jù)，其中所述同步總線控制裝置22給處理器總線連接裝置25許可以便使用所述同步總線，或通過所述同步總線將所述第二數(shù)據(jù)傳送至處理器總線連接裝置25，其中所述同步總線控制裝置22給第一存儲器23許可以便使用所述同步總線。
另外，所述第二存儲器28通過所述異步總線接收并存儲來自所述處理器總線連接裝置25的第一數(shù)據(jù)或第三數(shù)據(jù)，其中所述異步總線控制裝置27給處理器總線連接裝置25許可以便使用所述異步總線，或通過所述異步總線將所述第四數(shù)據(jù)傳送至處理器總線連接裝置25，其中所述異步總線控制裝置27給第二存儲器28許可以便使用所述異步總線。
更進一步，所述輸入裝置24接收來自用戶的輸入數(shù)據(jù)，并通過同步總線將所接收的輸入數(shù)據(jù)傳送至所述處理器總線連接裝置25，其中所述同步總線控制裝置22給輸入裝置24許可以便使用所述同步總線。所述輸出裝置29通過異步總線接收來自處理器總線連接裝置25的輸出數(shù)據(jù)，其中所述異步總線控制裝置27給處理器總線連接裝置25許可以便使用所述異步總線，并將所接收的輸出數(shù)據(jù)輸出給用戶，或通過異步總線接收來自第二存儲器28的第三數(shù)據(jù)，其中所述異步總線控制裝置27給第二存儲器28許可以便使用所述異步總線，并將所接收的第三數(shù)據(jù)輸出給用戶。
所述橋式DMA26通過同步總線接收來自第一存儲器23的第二數(shù)據(jù)，并通過異步總線將所接收的第二數(shù)據(jù)傳送至第二存儲器28。同樣，所述橋式DMA26通過異步總線接收來自第二存儲器28的第四數(shù)據(jù)，并通過同步總線將所接收的第四數(shù)據(jù)傳送至第一存儲器23。由于所述橋式DMA26以DMA方法傳送數(shù)據(jù)，因而所述橋式DMA26直接在第一存儲器23和第二存儲器28之間傳送數(shù)據(jù)，而不需要通過所述處理器21。此外，所述橋式DMA26能夠直接在第一存儲器23和第二存儲器28之間，以及所述輸入裝置24和輸出裝置29之間傳送數(shù)據(jù)。例如，如果所述第一存儲器用于存儲顯示數(shù)據(jù)中的視頻數(shù)據(jù)，且第二存儲器用于存儲圖形數(shù)據(jù)，則第一存儲器中存儲的視頻數(shù)據(jù)通過所述橋式DMA傳送至第二存儲器，然后被顯示。另外，如果使用第一存儲器作為工作空間的應(yīng)用需要存儲在第二存儲器中的數(shù)據(jù)，那么存儲在第二存儲器中的數(shù)據(jù)能夠通過所述橋式DMA傳送至第一存儲器。
當(dāng)考慮所述橋式DMA26時，所述第一存儲器23通過同步總線接收并存儲來自所述處理器總線連接裝置25的第一數(shù)據(jù)，或通過同步總線接收并存儲來自所述橋式DMA26的第四數(shù)據(jù)。同樣，所述第一存儲器23通過同步總線將所述第二數(shù)據(jù)傳送至所述處理器總線連接裝置25或所述橋式DMA26。同樣，所述第二存儲器28通過異步總線接收并存儲來自所述處理器總線連接裝置25的第三數(shù)據(jù)，或通過異步總線接收并存儲來自所述橋式DMA26的第二數(shù)據(jù)。同樣，所述第二存儲器28通過異步總線將第四數(shù)據(jù)傳送至所述處理器總線連接裝置25或所述橋式DMA26。此外，所述輸出裝置29通過異步總線接收輸出數(shù)據(jù)，并將所接收的輸出數(shù)據(jù)傳送給用戶，或通過異步總線接收來自第二存儲器的第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)輸出給用戶，或通過異步總線接收來自所述橋式DMA26的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)輸出給用戶。
圖3是諸如圖2的處理器總線連接裝置25之類的處理器總線連接裝置的結(jié)構(gòu)的詳圖。
所述處理器總線連接裝置32包括多路復(fù)用器321和緩沖區(qū)322。
如果處理器希望將數(shù)據(jù)寫入存儲器或從存儲器讀取數(shù)據(jù)，則應(yīng)輸入表示數(shù)據(jù)存儲在存儲器中的位置地址的地址信息，和表示所述操作是讀取或?qū)懭氲目刂菩畔?。同時，由于存在許多與所述處理器進行數(shù)據(jù)通信的外設(shè)，因此，使用了作為所述處理器和多個外設(shè)的公共傳送信道的總線。通常，數(shù)據(jù)通過數(shù)據(jù)總線進行傳送，控制信息通過控制總線進行傳送，而地址信息通過地址總線進行傳送。由于本發(fā)明涉及在顯示數(shù)據(jù)的數(shù)目較大時，不考慮處理器的時鐘來顯示數(shù)據(jù)，因此，所給出的說明將局限于所述數(shù)據(jù)總線。然而，這并不意味著限制本發(fā)明的應(yīng)用，本發(fā)明也可應(yīng)用于所述控制總線和地址總線。
總線控制裝置通過將每一外設(shè)所傳送的數(shù)據(jù)和要傳送給每一外設(shè)的數(shù)據(jù)分類，來控制處理器和多個外設(shè)之間的通信量，以使數(shù)據(jù)能夠順利的在處理器和外設(shè)之間進行傳送。當(dāng)所述處理器通過總線與外設(shè)進行數(shù)據(jù)通信時，控制信息和地址信息均基于處理器的時鐘被傳送和接收，因此，所述處理器、所述總線、所述總線控制裝置和所述外設(shè)應(yīng)與所述時鐘同步。根據(jù)本發(fā)明，為了減少總線的負(fù)擔(dān)，且不考慮處理器的時鐘進行操作，所述第二存儲器或輸出裝置被連接至與處理器不同步的所述異步數(shù)據(jù)總線。所述數(shù)據(jù)通過同步數(shù)據(jù)總線還是通過異步數(shù)據(jù)總線進行傳送，是由數(shù)據(jù)的目的地，即從處理器輸出的地址信息，來確定的。
如果所述多路復(fù)用器321接收來自處理器31的地址信息，所述地址信息表示連接至與處理器31同步的所述同步數(shù)據(jù)總線的第一存儲器的地址，則所述多路復(fù)用器321接收來自處理器31的第一數(shù)據(jù)，并通過同步數(shù)據(jù)總線將所接收的第一數(shù)據(jù)傳送至第一存儲器，或通過同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至處理器31。如果所述多路復(fù)用器321接收來自處理器31的地址信息，所述地址信息表示連接至與處理器31不同步的所述異步數(shù)據(jù)總線的第二存儲器的地址，則所述多路復(fù)用器321接收來自處理器31的第三數(shù)據(jù)，并將所述數(shù)據(jù)傳送至緩沖區(qū)322，或接收來自緩沖區(qū)322的第四數(shù)據(jù)，并將所述數(shù)據(jù)傳送至處理器31。如上所述，由于數(shù)據(jù)能夠如相關(guān)技術(shù)中所示，從連接至所述同步數(shù)據(jù)總線的第一存儲器中讀取或?qū)懭耄鴽]有使用附加裝置，所述處理器被直接連接至所述同步數(shù)據(jù)總線。然而，由于數(shù)據(jù)不能從連接至與所述處理器的時鐘一致的異步數(shù)據(jù)總線的第二存儲器中讀取或?qū)懭耄瑒t在所述處理器31和所述異步數(shù)據(jù)總線之間設(shè)置緩沖區(qū)322。
所述緩沖區(qū)322接收并存儲來自多路復(fù)用器321的第三數(shù)據(jù)，并通過異步數(shù)據(jù)總線將所存儲的第三數(shù)據(jù)傳送至第二存儲器，或通過異步數(shù)據(jù)總線接收并存儲來自第二存儲器的第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至多路復(fù)用器321。如上所述，由于所述異步數(shù)據(jù)總線不考慮處理器31的數(shù)據(jù)輸入/輸出速度進行操作，因此，所述處理器31不能直接連接至用于數(shù)據(jù)傳送的所述異步數(shù)據(jù)總線。于是，設(shè)置緩沖區(qū)322，以使所述第三數(shù)據(jù)或第四數(shù)據(jù)能夠不考慮處理器31的時鐘，通過所述異步數(shù)據(jù)總線進行傳送。
圖4是類似于圖3中多路復(fù)用器321的多路復(fù)用器的結(jié)構(gòu)的詳圖。
所述多路復(fù)用器42包括同步數(shù)據(jù)總線寫單元421，同步數(shù)據(jù)總線讀單元422，緩沖區(qū)寫單元423和緩沖區(qū)讀單元424。
如果所述同步數(shù)據(jù)總線寫單元421接收來自處理器41的地址信息，所述地址信息表示連接至與處理器41同步的所述同步數(shù)據(jù)總線的第一存儲器的地址，并接收來自處理器41的控制信息，所述控制信息表示向第一存儲器中進行寫入的請求，則所述同步數(shù)據(jù)總線寫單元421接收來自處理器41的第一數(shù)據(jù)，并通過同步數(shù)據(jù)總線將所接收的第一數(shù)據(jù)傳送至第一存儲器。由于表示連接至所述同步數(shù)據(jù)總線的第一存儲器的地址的地址信息由處理器41提供，因此，可認(rèn)為應(yīng)通過所述同步數(shù)據(jù)總線進行數(shù)據(jù)傳送或接收，且由于表示向第一存儲器中進行寫入的請求的控制信息由處理器41提供，因此，可認(rèn)為所述數(shù)據(jù)應(yīng)被傳送至第一存儲器。
如果所述同步數(shù)據(jù)總線讀單元422接收來自處理器41的地址信息，所述地址信息表示第一存儲器的地址，并接收來自處理器41的控制信息，所述控制信息表示從第一存儲器中進行讀取的請求，則所述同步數(shù)據(jù)總線讀單元422通過同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的數(shù)據(jù)傳送至處理器41。由于表示連接至所述同步數(shù)據(jù)總線的第一存儲器的地址的地址信息由處理器41提供，因此，可認(rèn)為應(yīng)通過所述同步數(shù)據(jù)總線進行數(shù)據(jù)傳送或接收，且由于表示從第一存儲器中進行讀取的請求的控制信息由處理器41提供，因此，可認(rèn)為能夠從第一存儲器接收所述數(shù)據(jù)。
如果緩沖區(qū)寫單元423接收來自處理器41的地址信息，所述地址信息表示連接至與處理器41不同步的所述異步數(shù)據(jù)總線的第二存儲器的地址，并接收來自處理器41的控制信息，所述控制信息表示向第二存儲器中進行寫入的請求，則所述緩沖區(qū)寫單元423接收來自處理器41的第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)傳送至連接至所述異步數(shù)據(jù)總線的緩沖區(qū)43。由于表示連接至所述異步數(shù)據(jù)總線的第二存儲器的地址的地址信息由處理器41提供，因此，可認(rèn)為應(yīng)通過所述異步數(shù)據(jù)總線進行數(shù)據(jù)傳送或接收，且由于表示向第二存儲器中進行寫入的請求的控制信息由處理器41提供，而且數(shù)據(jù)不能直接傳送至所述第二存儲器，因此，可認(rèn)為所述數(shù)據(jù)應(yīng)被傳送至連接至異步數(shù)據(jù)總線的緩沖區(qū)43。
如果緩沖區(qū)讀單元424接收來自處理器41的地址信息，所述地址信息表示第二存儲器的地址，并接收表示從第二存儲器中進行讀取的請求的控制信息，則緩沖區(qū)讀單元424接收來自緩沖區(qū)43的第四數(shù)據(jù)，并將所接收的第四數(shù)據(jù)傳送至處理器41。由于表示連接至所述異步數(shù)據(jù)總線的第二存儲器的地址的地址信息由處理器41提供，因此，可認(rèn)為應(yīng)通過所述異步數(shù)據(jù)總線進行數(shù)據(jù)傳送或接收，且由于表示從第二存儲器中進行讀取的請求的控制信息由處理器41提供，并且來自第二存儲器的數(shù)據(jù)不能被直接接收，因此，可認(rèn)為應(yīng)通過連接至所述異步數(shù)據(jù)總線的緩沖區(qū)43接收所述數(shù)據(jù)。
圖5是諸如圖4的同步數(shù)據(jù)總線寫單元的結(jié)構(gòu)的詳圖。
所述同步數(shù)據(jù)總線寫單元包括同步數(shù)據(jù)總線使用請求單元51，同步處理器數(shù)據(jù)傳送請求單元52，同步處理器數(shù)據(jù)接收單元53和同步數(shù)據(jù)總線數(shù)據(jù)傳送單元54。
如果所述同步數(shù)據(jù)總線使用請求單元51接收來自處理器的、表示第一存儲器的地址的地址信息，則所述同步數(shù)據(jù)總線使用請求單元51產(chǎn)生表示使用所述同步數(shù)據(jù)總線的請求的控制信息，并將該控制信息傳送至控制所述同步數(shù)據(jù)總線的所述同步數(shù)據(jù)總線控制裝置。如果表示第一存儲器的地址的地址信息由處理器提供，則數(shù)據(jù)應(yīng)通過所述同步數(shù)據(jù)總線傳送或接收，因此，首先應(yīng)檢查是否有任一其他裝置使用所述同步數(shù)據(jù)總線。為此，所述同步數(shù)據(jù)總線使用請求單元51產(chǎn)生表示使用所述同步數(shù)據(jù)總線的請求的控制信息，并將所述控制信息傳送至控制所述同步數(shù)據(jù)總線的所述同步數(shù)據(jù)總線控制裝置。如果所述同步數(shù)據(jù)總線控制裝置接收表示使用所述同步數(shù)據(jù)總線的請求的控制信息，所述同步數(shù)據(jù)總線控制裝置檢查所述同步數(shù)據(jù)總線是否在被使用。如果所述同步數(shù)據(jù)總線在被使用，所述同步數(shù)據(jù)總線控制裝置產(chǎn)生并傳送表示關(guān)于使用的否定回答的控制信息，且如果所述同步數(shù)據(jù)總線未被使用，則產(chǎn)生并傳送表示關(guān)于使用的肯定回答的控制信息。
如果所述同步處理器數(shù)據(jù)傳送請求單元52接收來自同步數(shù)據(jù)總線控制裝置的、表示關(guān)于同步數(shù)據(jù)總線的使用的肯定回答的控制信息，并接收來自處理器的、表示向第一存儲器中進行寫入的請求的控制信息，則所述同步處理器數(shù)據(jù)傳送請求單元52產(chǎn)生表示傳送所述第一數(shù)據(jù)的請求的控制信息，并將所述控制信息傳送至所述處理器。由于表示關(guān)于所述同步數(shù)據(jù)總線的使用的肯定回答的控制信息由所述同步數(shù)據(jù)總線控制裝置提供，因此，可認(rèn)為所述同步數(shù)據(jù)總線未被使用。這時，如果所述同步處理器數(shù)據(jù)傳送請求單元52接收來自所述處理器的，表示向第一存儲器中寫入的請求的控制信息，則所述同步處理器數(shù)據(jù)傳送請求單元52產(chǎn)生輸出數(shù)據(jù)的請求，即表示傳送所述第一數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述處理器。如果所述處理器接收表示傳送所述第一數(shù)據(jù)的請求的控制信息，則所述處理器準(zhǔn)備輸出所述第一數(shù)據(jù)，且如果已準(zhǔn)備好，則產(chǎn)生并傳送表示關(guān)于所述第一數(shù)據(jù)的傳送的肯定回答的控制信息。
如果所述同步處理器數(shù)據(jù)接收單元53接收來自所述處理器的、表示所述關(guān)于第一數(shù)據(jù)的傳送的肯定回答的控制信息，則所述同步處理器數(shù)據(jù)接收單元53接收來自所述處理器的第一數(shù)據(jù)。由于所述同步處理器數(shù)據(jù)接收單元53接收來自所述處理器的、表示關(guān)于所述第一數(shù)據(jù)的傳送的肯定回答的控制信息，因此，可認(rèn)為其后，所述處理器將傳送所述第一數(shù)據(jù)。所述同步處理器數(shù)據(jù)接收單元53準(zhǔn)備接收所述第一數(shù)據(jù)，且如果所述第一數(shù)據(jù)到達，則接收所述第一數(shù)據(jù)。
所述同步數(shù)據(jù)總線數(shù)據(jù)傳送單元54將由所述同步處理器數(shù)據(jù)接收單元53接收的所述第一數(shù)據(jù)，通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器。
圖6是圖4中同步數(shù)據(jù)總線讀取單元的結(jié)構(gòu)的詳圖。
所述同步數(shù)據(jù)總線讀取單元包括同步數(shù)據(jù)總線使用請求單元61，第一存儲器數(shù)據(jù)傳送請求單元62，同步數(shù)據(jù)總線數(shù)據(jù)接收單元63和同步處理器數(shù)據(jù)傳送單元64。
如果所述同步數(shù)據(jù)總線使用請求單元61接收來自處理器的表示第一存儲器的地址的地址信息，則所述同步數(shù)據(jù)總線使用請求單元61產(chǎn)生使用同步數(shù)據(jù)總線的請求，并將該請求送至控制同步數(shù)據(jù)總線的同步數(shù)據(jù)總線控制裝置。如果表示第一存儲器的地址的地址信息由所述處理器提供，則數(shù)據(jù)應(yīng)通過所述同步數(shù)據(jù)總線來進行傳送或接收，且因此，首先應(yīng)檢查是否有任一其他裝置使用所述同步數(shù)據(jù)總線。為此，產(chǎn)生表示使用所述同步數(shù)據(jù)總線的請求的控制信息，并將所述控制信息傳送至控制所述同步數(shù)據(jù)總線的所述同步數(shù)據(jù)總線控制裝置。如果所述同步數(shù)據(jù)總線控制裝置接收表示使用所述同步數(shù)據(jù)總線的請求的控制信息，則所述同步數(shù)據(jù)總線控制裝置檢查所述同步數(shù)據(jù)總線是否被使用。如果其他裝置使用了所述同步數(shù)據(jù)總線，則所述同步數(shù)據(jù)總線控制裝置產(chǎn)生并傳送表示關(guān)于使用的否定回答的控制信息，且如果所述同步數(shù)據(jù)總線未被使用，則產(chǎn)生并傳送表示關(guān)于使用的肯定回答的控制信息。
如果所述第一存儲器數(shù)據(jù)傳送請求單元62接收來自同步數(shù)據(jù)總線控制裝置的、表示關(guān)于同步數(shù)據(jù)總線的使用的肯定回答的控制信息，并接收來自處理器的、表示從第一存儲器中進行讀取的請求的控制信息，則所述第一存儲器數(shù)據(jù)傳送請求單元62產(chǎn)生并傳送表示傳送所述第二數(shù)據(jù)的請求的控制信息。由于表示關(guān)于所述同步數(shù)據(jù)總線的使用的肯定回答的控制信息由所述同步數(shù)據(jù)總線控制裝置提供，因此，可認(rèn)為所述同步數(shù)據(jù)總線未被使用。這時，如果所述第一存儲器數(shù)據(jù)傳送請求單元62接收來自所述處理器的、表示從第一存儲器中讀取的請求的控制信息，則所述第一存儲器數(shù)據(jù)傳送請求單元62產(chǎn)生并傳送輸出數(shù)據(jù)的請求，即表示傳送所述第二數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述第一存儲器。如果所述第一存儲器接收表示傳送所述第二數(shù)據(jù)的請求的控制信息，則所述第一存儲器準(zhǔn)備輸出所述第二數(shù)據(jù)，且如果已準(zhǔn)備好，則產(chǎn)生并傳送表示關(guān)于所述第二數(shù)據(jù)的傳送的肯定回答的控制信息。
如果所述同步數(shù)據(jù)總線數(shù)據(jù)接收單元63接收來自所述第一存儲器的、表示關(guān)于所述第二數(shù)據(jù)的傳送的肯定回答的控制信息，則所述同步數(shù)據(jù)總線數(shù)據(jù)接收單元63通過所述同步數(shù)據(jù)總線接收來自所述第一存儲器的第二數(shù)據(jù)。由于所述同步數(shù)據(jù)總線數(shù)據(jù)接收單元63接收來自所述第一存儲器的、表示關(guān)于所述第二數(shù)據(jù)的傳送的肯定回答的控制信息，因此，可認(rèn)為其后，所述第一存儲器將傳送所述第二數(shù)據(jù)。所述同步數(shù)據(jù)總線數(shù)據(jù)接收單元63準(zhǔn)備接收所述第二數(shù)據(jù)，且如果所述第二數(shù)據(jù)到達，則接收所述第二數(shù)據(jù)。
所述同步處理器數(shù)據(jù)傳送單元64將由同步數(shù)據(jù)總線數(shù)據(jù)接收單元63接收的第二數(shù)據(jù)傳送至處理器。
圖7是圖4中緩沖區(qū)寫單元的結(jié)構(gòu)的詳圖。
所述緩沖區(qū)寫單元包括緩沖區(qū)寫請求單元71，異步處理器數(shù)據(jù)傳送請求單元72，異步處理器數(shù)據(jù)接收單元73和一緩沖區(qū)數(shù)據(jù)傳送單元74。
如果所述緩沖區(qū)寫請求單元71接收來自處理器的、表示第二存儲器的地址的地址信息，并接收來自處理器的、表示向第二存儲器中寫入的請求的控制信息，則所述緩沖區(qū)寫請求單元71產(chǎn)生表示向緩沖區(qū)中寫入的請求的控制信息，并將該控制信息傳送至與所述異步總線連接的緩沖區(qū)。如果表示第二存儲器的地址的地址信息和表示向第二存儲器中寫入的請求的控制信息均由所述處理器提供，則所述數(shù)據(jù)應(yīng)通過所述異步數(shù)據(jù)總線傳送至所述第二存儲器，且因此，首先應(yīng)檢查所述緩沖區(qū)是否為空。為實現(xiàn)上述目的，所述緩沖區(qū)寫請求單元71產(chǎn)生表示向緩沖區(qū)中寫入的請求的控制信息，并將該控制信息傳送至所述緩沖區(qū)。如果所述緩沖區(qū)接收表示向緩沖區(qū)中寫入的請求的控制信息，則所述緩沖區(qū)檢查所述緩沖區(qū)是否為空。如果所述緩沖區(qū)非空，則所述緩沖區(qū)產(chǎn)生并傳送表示關(guān)于寫入的否定回答的控制信息，且如果所述緩沖區(qū)為空，則產(chǎn)生并傳送表示關(guān)于寫入的肯定回答的控制信息。
如果所述異步處理器數(shù)據(jù)傳送請求單元72接收來自所述緩沖區(qū)的、關(guān)于向所述緩沖區(qū)中寫入的肯定回答，則所述異步處理器數(shù)據(jù)傳送請求單元72產(chǎn)生表示傳送第三數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述處理器。由于表示關(guān)于向所述緩沖區(qū)中寫入的肯定回答的控制信息由所述緩沖區(qū)提供，因此，可認(rèn)為所述緩沖區(qū)為空。這時，所述異步處理器數(shù)據(jù)傳送請求單元72產(chǎn)生輸出數(shù)據(jù)的請求，即表示傳送所述第三數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述處理器。如果所述處理器接收表示傳送所述第三數(shù)據(jù)的請求的控制信息，則所述處理器準(zhǔn)備輸出所述第三數(shù)據(jù)，且如果已準(zhǔn)備好，則產(chǎn)生并傳送表示關(guān)于第三數(shù)據(jù)的傳送的肯定回答的控制信息。
如果所述異步處理器數(shù)據(jù)接收單元73接收來自處理器的、表示關(guān)于第三數(shù)據(jù)的傳送的肯定回答的控制信息，則所述異步處理器數(shù)據(jù)接收單元73接收來自處理器的第三數(shù)據(jù)。由于所述異步處理器數(shù)據(jù)接收單元73接收來自所述處理器的、表示關(guān)于所述第三數(shù)據(jù)的傳送的肯定回答的控制信息，因此，可認(rèn)為其后，所述處理器將傳送所述第三數(shù)據(jù)。所述異步處理器數(shù)據(jù)接收單元73準(zhǔn)備接收所述第三數(shù)據(jù)，且如果所述第三數(shù)據(jù)到達，則接收所述第三數(shù)據(jù)。
所述緩沖區(qū)數(shù)據(jù)傳送單元74將由所述異步處理器數(shù)據(jù)接收單元73接收的所述第三數(shù)據(jù)，傳送至所述緩沖區(qū)。
圖8是圖4中緩沖區(qū)讀單元的結(jié)構(gòu)的詳圖。
所述緩沖區(qū)讀單元包括緩沖區(qū)讀請求單元81，緩沖區(qū)數(shù)據(jù)傳送請求單元82，緩沖區(qū)數(shù)據(jù)接收單元83和異步處理器數(shù)據(jù)傳送單元84。
如果所述緩沖區(qū)讀請求單元81接收來自所述處理器的表示第二存儲器的地址的地址信息，并接收來自處理器的表示從第二存儲器中讀取的請求的控制信息，則所述緩沖區(qū)讀請求單元81產(chǎn)生表示從緩沖區(qū)中讀取的請求的控制信息，并將該控制信息傳送至與異步數(shù)據(jù)總線連接的緩沖區(qū)。如果表示第二存儲器的地址的地址信息與表示從第二存儲器中讀取的請求的控制信息均由所述處理器提供，則將通過所述異步數(shù)據(jù)總線，接收來自第二存儲器的數(shù)據(jù)，因此，應(yīng)首先檢查所述緩沖區(qū)是否存儲了數(shù)據(jù)。為實現(xiàn)上述目的，所述緩沖區(qū)讀請求單元81產(chǎn)生表示從緩沖區(qū)中讀取的請求的控制信息，并將該控制信息傳送至所述緩沖區(qū)。如果所述緩沖區(qū)接收表示從緩沖區(qū)中讀取的請求的控制信息，則所述緩沖區(qū)檢查該數(shù)據(jù)是否存儲在所述緩沖區(qū)中。如果所述數(shù)據(jù)并未存儲在緩沖區(qū)中，則所述緩沖區(qū)產(chǎn)生并傳送表示關(guān)于讀取的否定回答的控制信息，且如果所述數(shù)據(jù)存儲在緩沖區(qū)中，則產(chǎn)生并傳送表示關(guān)于讀取的肯定回答的控制信息。
如果所述緩沖區(qū)數(shù)據(jù)傳送請求單元82接收來自所述緩沖區(qū)的、表示關(guān)于從所述緩沖區(qū)讀取的肯定回答，則所述緩沖區(qū)數(shù)據(jù)傳送請求單元82產(chǎn)生表示傳送第四數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述緩沖區(qū)。由于表示關(guān)于從所述緩沖區(qū)讀取的肯定回答的控制信息由所述緩沖區(qū)提供，因此，可認(rèn)為所述數(shù)據(jù)存儲在所述緩沖區(qū)中。這時，所述緩沖區(qū)數(shù)據(jù)傳送請求單元82產(chǎn)生輸出數(shù)據(jù)的請求，即表示傳送所述第四數(shù)據(jù)的請求的控制信息，且將該控制信息傳送至所述緩沖區(qū)。如果所述緩沖區(qū)接收表示傳送所述第四數(shù)據(jù)的請求的控制信息，則所述緩沖區(qū)準(zhǔn)備輸出所述第四數(shù)據(jù)，且如果已準(zhǔn)備好，則產(chǎn)生并傳送表示關(guān)于第四數(shù)據(jù)的傳送的肯定回答的控制信息。
如果所述緩沖區(qū)數(shù)據(jù)接收單元83接收來自緩沖區(qū)的、表示關(guān)于第四數(shù)據(jù)的傳送的肯定回答的控制信息，則所述緩沖區(qū)數(shù)據(jù)接收單元83接收來自緩沖區(qū)的第四數(shù)據(jù)。由于所述緩沖區(qū)數(shù)據(jù)接收單元83接收來自所述緩沖區(qū)的、表示關(guān)于所述第四數(shù)據(jù)的傳送的肯定回答的控制信息，因此，可認(rèn)為其后，所述緩沖區(qū)將傳送所述第四數(shù)據(jù)。所述緩沖區(qū)數(shù)據(jù)接收單元83準(zhǔn)備接收所述第四數(shù)據(jù)，且如果所述第四數(shù)據(jù)到達，則接收所述第四數(shù)據(jù)。
所述異步處理器數(shù)據(jù)傳送單元84將由所述緩沖區(qū)數(shù)據(jù)接收單元83接收的所述第四數(shù)據(jù)，傳送至所述處理器。
圖9是圖3中緩沖區(qū)的結(jié)構(gòu)的詳圖。
所述緩沖區(qū)包括異步數(shù)據(jù)總線寫單元921和異步數(shù)據(jù)總線讀單元922。
如果所述異步數(shù)據(jù)總線寫單元921從連接至所述處理器的所述多路復(fù)用器中接收表示向連接至所述異步數(shù)據(jù)總線的所述緩沖區(qū)中寫入的請求的控制信息，其中所述異步數(shù)據(jù)總線與所述處理器不同步，所述異步數(shù)據(jù)總線寫單元921接收并存儲來自所述多路復(fù)用器的第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線傳送至第二存儲器。由于表示向連接至所述異步數(shù)據(jù)總線的所述緩沖區(qū)中寫入的請求的控制信息由所述多路復(fù)用器91提供，因此，可認(rèn)為該數(shù)據(jù)應(yīng)傳送至與異步數(shù)據(jù)總線連接的所述第二存儲器。
如果所述異步數(shù)據(jù)總線讀單元922接收來自所述多路復(fù)用器的、表示從所述緩沖區(qū)中讀取的請求的控制信息，則所述異步數(shù)據(jù)總線讀單元922通過異步數(shù)據(jù)總線接收來自第二存儲器的第四數(shù)據(jù)，存儲所述第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述多路復(fù)用器。由于表示從連接至異步數(shù)據(jù)總線的緩沖區(qū)中讀取的請求的控制信息由所述多路復(fù)用器提供，因此，可認(rèn)為來自連接至所述異步數(shù)據(jù)總線的第二存儲器的數(shù)據(jù)將被接收。
圖10是圖9中異步數(shù)據(jù)總線寫單元的結(jié)構(gòu)的詳圖。
所述異步數(shù)據(jù)總線寫單元包括多路復(fù)用器數(shù)據(jù)傳送請求單元101，多路復(fù)用器數(shù)據(jù)接收存儲單元102，異步數(shù)據(jù)總線使用請求單元103和異步數(shù)據(jù)總線數(shù)據(jù)傳送單元104。
如果所述多路復(fù)用器數(shù)據(jù)傳送請求單元101接收來自連接至處理器的多路復(fù)用器的、表示向緩沖區(qū)中寫入的請求的控制信息，且存在足夠的空間來存儲第三數(shù)據(jù)，則所述多路復(fù)用器數(shù)據(jù)傳送請求單元101產(chǎn)生表示傳送第三數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述多路復(fù)用器。如果表示向所述緩沖區(qū)中寫入的請求的控制信息由所述多路復(fù)用器提供，則應(yīng)首先檢查緩沖區(qū)中的空間是否能夠存儲希望向緩沖區(qū)中寫入的第三數(shù)據(jù)。如果所述緩沖區(qū)存在能夠存儲第三數(shù)據(jù)的空間，則所述多路復(fù)用器數(shù)據(jù)傳送請求單元101產(chǎn)生表示關(guān)于向緩沖區(qū)寫入的肯定回答的控制信息，并將該控制信息傳送至所述多路復(fù)用器。如果所述多路復(fù)用器接收關(guān)于向緩沖區(qū)寫入的肯定回答的控制信息，則所述多路復(fù)用器產(chǎn)生輸出數(shù)據(jù)的請求，即表示傳送第三數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述處理器。如果所述處理器傳送所述第三數(shù)據(jù)，則所述多路復(fù)用器接收所述第三數(shù)據(jù)，并將其傳送至所述緩沖區(qū)。
所述多路復(fù)用器數(shù)據(jù)接收存儲單元102接收并存儲來自多路復(fù)用器的所述第三數(shù)據(jù)。
如果第三數(shù)據(jù)存儲在多路復(fù)用器數(shù)據(jù)接收存儲單元102中，則異步數(shù)據(jù)總線使用請求單元103產(chǎn)生表示使用所述異步數(shù)據(jù)總線的請求的控制信息，并將該控制信息傳送至控制所述異步數(shù)據(jù)總線的異步數(shù)據(jù)總線控制裝置。如果完成將第三數(shù)據(jù)存儲在多路復(fù)用器數(shù)據(jù)接收存儲單元102中，則應(yīng)通過所述異步數(shù)據(jù)總線傳送所述數(shù)據(jù)，因此，首先應(yīng)檢查是否有任一其他裝置使用所述異步數(shù)據(jù)總線。為此，所述異步數(shù)據(jù)總線使用請求單元103產(chǎn)生表示使用所述異步數(shù)據(jù)總線的請求的控制信息，并將所述控制信息傳送至控制所述異步數(shù)據(jù)總線的異步數(shù)據(jù)總線控制裝置。如果所述異步數(shù)據(jù)總線控制裝置接收表示使用所述異步數(shù)據(jù)總線的請求的控制信息，則所述異步數(shù)據(jù)總線控制裝置檢查所述異步數(shù)據(jù)總線是否正被使用。如果所述異步數(shù)據(jù)總線正被使用，則所述異步數(shù)據(jù)總線控制裝置產(chǎn)生并傳送表示關(guān)于使用的否定回答的控制信息，且如果所述異步數(shù)據(jù)總線被未使用，則產(chǎn)生并傳送表示關(guān)于使用的肯定回答的控制信息。
如果所述異步數(shù)據(jù)總線數(shù)據(jù)傳送單元104接收來自異步數(shù)據(jù)總線控制裝置的、表示關(guān)于異步數(shù)據(jù)總線的使用的肯定回答的控制信息，則所述異步數(shù)據(jù)總線數(shù)據(jù)傳送單元104通過異步數(shù)據(jù)總線，將存儲在多路復(fù)用器數(shù)據(jù)接收存儲單元中的第三數(shù)據(jù)傳送至所述第二存儲器。
圖11是圖9中異步數(shù)據(jù)總線讀單元的結(jié)構(gòu)的詳圖。
所述異步數(shù)據(jù)總線讀單元包括異步數(shù)據(jù)總線使用請求單元111，異步數(shù)據(jù)總線數(shù)據(jù)傳送請求單元112，異步數(shù)據(jù)總線數(shù)據(jù)接收存儲單元113和多路復(fù)用器數(shù)據(jù)傳送單元114。
如果異步數(shù)據(jù)總線使用請求單元111接收來自連接至處理器的多路復(fù)用器的、表示從緩沖區(qū)讀取的請求的控制信息，且存在存儲第四數(shù)據(jù)的空間，則所述異步數(shù)據(jù)總線使用請求單元111產(chǎn)生表示使用異步數(shù)據(jù)總線的請求的控制信息，并將該控制信息傳送至控制所述異步數(shù)據(jù)總線的異步數(shù)據(jù)總線控制裝置。如果表示從所述緩沖區(qū)中讀取的請求的控制信息由所述多路復(fù)用器提供，則應(yīng)首先檢查緩沖區(qū)中的空間是否能夠存儲希望向緩沖區(qū)中寫入的第四數(shù)據(jù)。如果所述緩沖區(qū)存在能夠存儲第三數(shù)據(jù)的空間，則數(shù)據(jù)應(yīng)通過所述異步數(shù)據(jù)總線接收，因此，應(yīng)首先檢查是否有任一其他裝置使用所述異步數(shù)據(jù)總線。為此，所述異步數(shù)據(jù)總線使用請求單元111產(chǎn)生表示使用所述異步數(shù)據(jù)總線的請求的控制信息，并將所述控制信息傳送至控制所述異步數(shù)據(jù)總線的異步數(shù)據(jù)總線控制裝置。如果所述異步數(shù)據(jù)總線控制裝置接收表示使用所述異步數(shù)據(jù)總線的請求的控制信息，則所述異步數(shù)據(jù)總線控制裝置檢查所述異步數(shù)據(jù)總線是否正被使用。如果所述異步數(shù)據(jù)總線正被使用，則所述異步數(shù)據(jù)總線控制裝置產(chǎn)生并傳送表示關(guān)于使用的否定回答的控制信息，如果未使用所述異步數(shù)據(jù)總線，則產(chǎn)生并傳送表示關(guān)于使用的肯定回答的控制信息。
如果異步數(shù)據(jù)總線數(shù)據(jù)傳送請求單元112接收來自所述異步數(shù)據(jù)總線控制裝置的、表示關(guān)于所述異步數(shù)據(jù)總線的使用的肯定回答的控制信息，則所述異步數(shù)據(jù)總線數(shù)據(jù)傳送請求單元112產(chǎn)生表示傳送第四數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述異步數(shù)據(jù)總線控制裝置。
如果異步數(shù)據(jù)總線數(shù)據(jù)接收存儲單元113接收來自所述異步數(shù)據(jù)總線控制裝置的、表示關(guān)于第四數(shù)據(jù)的傳送的肯定回答，則所述異步數(shù)據(jù)總線數(shù)據(jù)接收存儲單元113通過所述異步數(shù)據(jù)總線接收并存儲來自第二存儲器的第四數(shù)據(jù)。
如果第四數(shù)據(jù)存儲在異步數(shù)據(jù)總線數(shù)據(jù)接收存儲單元113中，則多路復(fù)用器數(shù)據(jù)傳送單元114產(chǎn)生并傳送表示關(guān)于從緩沖區(qū)讀取的肯定回答的控制信息，且如果表示傳送第四數(shù)據(jù)的請求的控制信息由多路復(fù)用器提供，則多路復(fù)用器數(shù)據(jù)傳送單元114產(chǎn)生并傳送表示關(guān)于第四數(shù)據(jù)的傳送的肯定回答的控制信息，并傳送存儲在異步數(shù)據(jù)總線數(shù)據(jù)接收存儲單元113中的第四數(shù)據(jù)。如果所述多路復(fù)用器接收表示關(guān)于從緩沖區(qū)讀取的肯定回答的控制信息，則所述多路復(fù)用器產(chǎn)生輸出數(shù)據(jù)的請求，即表示傳送第四數(shù)據(jù)的請求的控制信息，并將該控制信息傳送至所述緩沖區(qū)。如果所述緩沖區(qū)傳送所述第四數(shù)據(jù)，則所述多路復(fù)用器接收所述第四數(shù)據(jù)，并將所述第四數(shù)據(jù)傳送至處理器。
圖12是根據(jù)本發(fā)明典型實施例的處理器總線連接方法所執(zhí)行的步驟的流程圖。
如果在步驟121中，表示連接至與處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息由所述處理器提供，則在步驟122中，來自處理器的第一數(shù)據(jù)被接收，且所接收的數(shù)據(jù)通過同步數(shù)據(jù)總線被傳送至第一存儲器，或在步驟123中，來自第一存儲器的第二數(shù)據(jù)通過同步數(shù)據(jù)總線被接收，且所接收的第二數(shù)據(jù)被傳送至所述處理器。
如果在步驟121中，表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息由所述處理器提供，則在步驟124中，來自處理器的第三數(shù)據(jù)被接收和傳送，且在步驟125中，所傳送的第三數(shù)據(jù)被存儲并通過異步數(shù)據(jù)總線傳送至第二存儲器，或在步驟126中，通過所述異步數(shù)據(jù)總線接收并存儲來自第二存儲器的第四數(shù)據(jù)，并傳送所存儲的第四數(shù)據(jù)，且在步驟127中，接收所傳送的第四數(shù)據(jù)并將其傳送至所述處理器。
圖13是根據(jù)本發(fā)明典型實施例的多路復(fù)用方法的流程圖。
如果在步驟131中，表示連接至與所述處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息由所述處理器提供，且在步驟132中表示向第一存儲器中寫入的請求的控制信息由所述處理器提供，則在步驟133中，來自處理器的第一數(shù)據(jù)被接收，且所接收的第一數(shù)據(jù)通過同步數(shù)據(jù)總線傳送至第一存儲器。
如果在步驟131中，表示第一存儲器的地址的地址信息由所述處理器提供，且在步驟132中，表示從第一存儲器中讀取的請求的控制信息由所述處理器提供，則在步驟134中，通過所述同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，且所接收的數(shù)據(jù)傳送至所述處理器。
如果在步驟131中，表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息由所述處理器提供，且在步驟135中，表示向第二存儲器中寫入的請求的控制信息由所述處理器提供，則在步驟136中，來自處理器的第三數(shù)據(jù)被接收，且所接收的第三數(shù)據(jù)被傳送至與所述異步數(shù)據(jù)總線連接的緩沖區(qū)。
如果在步驟131中，表示第二存儲器的地址的地址信息由所述處理器提供，且在步驟135中，表示從第二存儲器中讀取的請求的控制信息由所述處理器提供，則在步驟137中，來自緩沖區(qū)的第四數(shù)據(jù)被接收，且所接收的第四數(shù)據(jù)被傳送至所述處理器。
圖14是圖13中步驟131，132和133的詳細流程圖。
如果在步驟141中，表示第一存儲器的地址的地址信息由所述處理器提供，則在步驟142中，產(chǎn)生表示使用所述同步數(shù)據(jù)總線的請求的控制信息，并將其傳送至控制所述同步數(shù)據(jù)總線的同步數(shù)據(jù)總線控制裝置。
然后，如果在步驟143中，表示關(guān)于同步數(shù)據(jù)總線的使用的肯定回答的控制信息由同步數(shù)據(jù)總線控制裝置提供，且在步驟144中，表示向第一存儲器中寫入的請求的控制信息由所述處理器提供，則在步驟145中，產(chǎn)生表示傳送所述第一數(shù)據(jù)的請求的控制信息，并將其傳送至處理器。通常，所述處理器同時輸出地址信息和控制信息，因此，步驟141和144可以同時執(zhí)行。
然后，如果在步驟146中，表示關(guān)于第一數(shù)據(jù)的傳送的肯定回答的控制信息由所述處理器提供，則在步驟147中，接收來自處理器的第一數(shù)據(jù)。然后在步驟148中，所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線被傳送至第一存儲器。
圖15是圖13中步驟131，132和134的詳細流程圖。
如果在步驟151中，表示第一存儲器的地址的地址信息由所述處理器提供，則在步驟152中，產(chǎn)生使用所述同步數(shù)據(jù)總線的請求，并將其傳送至控制所述同步數(shù)據(jù)總線的同步數(shù)據(jù)總線控制裝置。然后，如果在步驟153中，表示關(guān)于同步數(shù)據(jù)總線的使用的肯定回答的控制信息由同步數(shù)據(jù)總線控制裝置提供，且在步驟154中，表示從第一存儲器中讀取的請求的控制信息由所述處理器提供，則在步驟155中，產(chǎn)生表示傳送所述第二數(shù)據(jù)的請求的控制信息，并將其傳送至第一存儲器。通常，所述處理器同時輸出地址信息和控制信息，因此，步驟151和154可以同時執(zhí)行。然后，如果在步驟156中，表示關(guān)于第二數(shù)據(jù)的使用的肯定回答的控制信息由第一存儲器提供，則在步驟157中，通過所述同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)。然后在步驟158中，所接收的第二數(shù)據(jù)被傳送至處理器。
圖16是圖13中步驟131，135和136的詳細流程圖。
如果在步驟161中，表示第二存儲器的地址的地址信息由所述處理器提供，且在步驟162中，表示向第二存儲器中寫入的請求的控制信息由所述處理器提供，則在步驟163中，產(chǎn)生表示向緩沖區(qū)中寫入的請求的控制信息，并將其傳送至與所述異步總線連接的緩沖區(qū)。通常，所述處理器同時輸出地址信息和控制信息，因此，步驟161和162可以同時執(zhí)行。然后，如果在步驟164中，表示關(guān)于向第一存儲器寫入的肯定回答的控制信息由所述緩沖區(qū)提供，則在步驟165中，產(chǎn)生表示傳送所述第三數(shù)據(jù)的請求的控制信息，并將其傳送至處理器。然后，如果在步驟166中，表示關(guān)于第三數(shù)據(jù)的傳送的肯定回答的控制信息由處理器提供，則在步驟167中，接收來自處理器的第三數(shù)據(jù)。然后，在步驟168中，所接收的第三數(shù)據(jù)被傳送至緩沖區(qū)。
圖17是圖13中步驟131，135和137的詳細流程圖。
如果在步驟172中，表示從第二存儲器中讀取的請求的控制信息由所述處理器提供，則在步驟173中，產(chǎn)生表示從緩沖區(qū)中讀取的請求的控制信息，并將其傳送至與所述異步數(shù)據(jù)總線連接的緩沖區(qū)。通常，所述處理器同時輸出地址信息和控制信息，因此，步驟171和172可以同時執(zhí)行。然后，如果在步驟174中，表示關(guān)于緩沖區(qū)的讀取的肯定回答的控制信息由所述緩沖區(qū)提供，則在步驟175中，產(chǎn)生表示傳送所述第四數(shù)據(jù)的請求的控制信息，并將其傳送至緩沖區(qū)。然后，如果在步驟176中，表示關(guān)于第四數(shù)據(jù)的傳送的肯定回答的控制信息由緩沖區(qū)提供，則在步驟177中，接收來自緩沖區(qū)的第四數(shù)據(jù)。然后在步驟178中，所接收的第四數(shù)據(jù)被傳送至處理器。
圖18是根據(jù)本發(fā)明典型實施例的緩沖方法所執(zhí)行的步驟的流程圖。如果在步驟181中，表示向連接至與所述處理器不同步的所述異步數(shù)據(jù)總線的緩沖區(qū)寫入的請求的控制信息由連接至所述處理器的多路復(fù)用器提供，則在步驟182中，接收并存儲來自多路復(fù)用器的第三數(shù)據(jù)，且所存儲的第三數(shù)據(jù)通過異步數(shù)據(jù)總線被傳送至第二存儲器。
如果在步驟181中，表示從所述緩沖區(qū)中讀取的請求的控制信息由所述多路復(fù)用器提供，則在步驟183中，通過所述異步數(shù)據(jù)總線接收來自第二存儲器的第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至多路復(fù)用器。
圖19是圖18中步驟181和182的詳細流程圖。
如果在步驟191中，表示向緩沖區(qū)中寫入的請求的控制信息由連接至所述處理器的多路復(fù)用器提供，且在步驟192中，存在存儲第三數(shù)據(jù)的空間，則在步驟193中，產(chǎn)生表示關(guān)于向緩沖區(qū)寫入的肯定回答的控制信息，并將其傳送至所述多路復(fù)用器。然后，在步驟194中，接收并存儲來自多路復(fù)用器的第三數(shù)據(jù)。然后，如果在步驟195中存儲第三數(shù)據(jù)，則在步驟196中，產(chǎn)生表示使用所述異步數(shù)據(jù)總線的請求的控制信息，并將其傳送至控制所述異步數(shù)據(jù)總線的異步數(shù)據(jù)總線控制裝置。然后，如果在步驟197中，表示關(guān)于異步數(shù)據(jù)總線的使用的肯定回答的控制信息由異步數(shù)據(jù)總線控制裝置提供，則在步驟198中，所存儲的第三數(shù)據(jù)通過異步數(shù)據(jù)總線傳送至第二存儲器。
圖20是圖20中步驟181和183的詳細流程圖；如果在步驟201中，表示從緩沖區(qū)中讀取的請求的控制信息由連接至所述處理器的多路復(fù)用器提供，且在步驟202中，存在存儲第四數(shù)據(jù)的空間，則在步驟203中，產(chǎn)生使用所述異步數(shù)據(jù)總線的請求的控制信息，并將其傳送至控制所述異步數(shù)據(jù)總線的異步數(shù)據(jù)總線控制裝置。
然后，如果在步驟204中，表示關(guān)于異步數(shù)據(jù)總線的使用的肯定回答的控制信息由所述異步數(shù)據(jù)總線控制裝置提供，則在步驟205中，產(chǎn)生表示傳送所述第四數(shù)據(jù)的請求的控制信息，并將其傳送至異步數(shù)據(jù)總線控制裝置。然后，如果在步驟206中，表示關(guān)于第四數(shù)據(jù)的傳送的肯定回答由異步數(shù)據(jù)總線控制裝置提供，則在步驟207中，通過異步數(shù)據(jù)總線接收來自第二存儲器的第四數(shù)據(jù)。然后，如果所述第四數(shù)據(jù)被存儲，則產(chǎn)生表示關(guān)于從緩沖區(qū)中讀取的肯定回答的控制信息，并將其傳送至所述多路復(fù)用器，且如果表示傳送所述第四數(shù)據(jù)的請求的控制信息由所述多路復(fù)用器提供，則在步驟208中，產(chǎn)生關(guān)于第四數(shù)據(jù)的傳送的肯定回答的控制信息，并將其傳送至所述多路復(fù)用器，且所存儲的第四數(shù)據(jù)被傳送至所述多路復(fù)用器。
圖21和22是根據(jù)本發(fā)明典型實施例的通過同步總線和異步總線路徑方法所執(zhí)行的步驟的流程圖。
在步驟211中，所述輸入裝置接收來自用戶的輸入數(shù)據(jù)，并將所接收的輸入數(shù)據(jù)通過與所述處理器同步的同步總線傳送至所述處理器總線連接裝置。然后，在步驟212中，所述處理器總線連接裝置通過所述同步總線接收所述輸入數(shù)據(jù)，并將所接收的輸入數(shù)據(jù)傳送至所述處理器。然后，所述處理器從所接收的輸入數(shù)據(jù)中產(chǎn)生所述第一數(shù)據(jù)或第三數(shù)據(jù)，并將所產(chǎn)生的數(shù)據(jù)傳送至所述處理器總線連接裝置213。然后，在步驟214中，所述處理器總線連接裝置接收所述第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器，或在步驟216中，接收并存儲所述第三數(shù)據(jù)，且將所存儲的第三數(shù)據(jù)通過與所述處理器不同步的異步總線傳送至所述第二存儲器。
然后在步驟215中，第一存儲器通過所述同步總線接收第一數(shù)據(jù)，并存儲所述第一數(shù)據(jù)。然后在步驟217中，所述第二存儲器通過所述異步總線接收第三數(shù)據(jù)，并存儲所述第三數(shù)據(jù)。然后在步驟221中，第一存儲器通過同步總線傳送所存儲的第二數(shù)據(jù)。然后在步驟223中，第二存儲器通過異步總線傳送所存儲的第四數(shù)據(jù)。然后在步驟222中，所述處理器總線連接裝置通過同步總線接收所述第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器，或在步驟224中，通過異步總線接收所述第四數(shù)據(jù)，存儲第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述處理器。然后在步驟225中，所述處理器從第二數(shù)據(jù)或第四數(shù)據(jù)中產(chǎn)生輸出數(shù)據(jù)，并傳送所述輸出數(shù)據(jù)。然后在步驟226中，所述處理器總線連接裝置接收并存儲所述輸出數(shù)據(jù)，并通過異步總線將所存儲的輸出數(shù)據(jù)傳送至所述輸出裝置。然后在步驟227中，所述輸出裝置通過所述異步總線接收所述輸出數(shù)據(jù)，并將所接收的輸出數(shù)據(jù)輸出給所述用戶，或通過異步總線接收來自第二存儲器的第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)輸出給所述用戶。這里，如果所接收的輸出數(shù)據(jù)或所接收的第三數(shù)據(jù)為顯示數(shù)據(jù)，則所接收的數(shù)據(jù)被顯示給所述用戶。
用于所述同步總線控制裝置給出關(guān)于使用同步總線的許可的步驟，以及用于所述異步總線控制裝置給出關(guān)于使用異步總線的許可的步驟，可以被添加至本方法中。在這種情況下，在步驟211中，通過許可使用的同步總線傳送所接收的輸入數(shù)據(jù)。在步驟212中，通過許可使用的同步總線接收所述輸入數(shù)據(jù)。在步驟214中，通過許可使用的同步數(shù)據(jù)總線將所接收的第一數(shù)據(jù)傳送至第一存儲器。在步驟216中，通過許可使用的異步數(shù)據(jù)總線將所存儲的第三數(shù)據(jù)傳送至第二存儲器。在步驟215中，通過許可使用的同步數(shù)據(jù)總線接收并存儲第一數(shù)據(jù)。在步驟217中，通過許可使用的異步數(shù)據(jù)總線接收并存儲第三數(shù)據(jù)。在步驟221中，通過許可使用的同步總線傳送所述第二數(shù)據(jù)。
在步驟223中，通過許可使用的異步總線傳送所述第四數(shù)據(jù)。在步驟222中，通過許可使用的同步總線接收所述第二數(shù)據(jù)，并傳送所接收的第二數(shù)據(jù)。在步驟224中，通過許可使用的異步總線接收所述第四數(shù)據(jù)，并傳送所存儲的第四數(shù)據(jù)。在步驟226中，接收并存儲所述輸出數(shù)據(jù)，且通過許可使用的異步總線傳送所存儲的輸出數(shù)據(jù)。在步驟227中，通過許可使用的異步總線接收所述輸出數(shù)據(jù)，且將所接收的輸出數(shù)據(jù)輸出給用戶，或通過許可使用的異步總線接收來自第二存儲器的第三數(shù)據(jù)，并輸出所接收的第三數(shù)據(jù)。
橋式DMA通過同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并通過異步總線將所接收的第二數(shù)據(jù)傳送至第二存儲器的步驟，或通過異步總線接收來自第二存儲器的第四數(shù)據(jù)，并通過同步數(shù)據(jù)總線將所接收的第四數(shù)據(jù)傳送至第一存儲器的步驟，可以被添加至該方法。在這種情況下，在步驟215中，通過同步總線接收并存儲第一數(shù)據(jù)或第四數(shù)據(jù)。在步驟217中，通過所述異步總線接收并存儲第三數(shù)據(jù)或第二數(shù)據(jù)。在步驟227中，通過所述異步總線接收輸出數(shù)據(jù)，并將所接收數(shù)據(jù)輸出給用戶，或通過異步總線接收第三數(shù)據(jù)，并將所接收的第三數(shù)據(jù)輸出給用戶，或通過異步總線接收第一數(shù)據(jù)，并將所接收的數(shù)據(jù)輸出給用戶。
本發(fā)明能以計算機可讀記錄介質(zhì)中的計算機可讀的代碼實現(xiàn)。所述計算機可讀記錄介質(zhì)包括將計算機可讀數(shù)據(jù)存儲于其上的所有種類的記錄裝置。所述計算機可讀記錄介質(zhì)包括諸如磁存儲介質(zhì)(例如ROM、軟盤、硬盤等)、光可讀介質(zhì)(例如CD-ROM、DVD等)以及載波(例如通過互聯(lián)網(wǎng)傳播)之類的存儲介質(zhì)。
典型實施例已在上面做出說明，并在附圖中示出。然而，本發(fā)明并不局限于上述典型實施例，而且，本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)在所附權(quán)利要求書中定義的本發(fā)明的精神和范圍之內(nèi)做出改變和修改是顯而易見的。
根據(jù)本發(fā)明，通過與處理器同步的同步總線傳送由處理器處理的普通數(shù)據(jù)，以及通過與所述處理器不同步的異步總線傳送顯示數(shù)據(jù)。因此，即使由于顯示屏幕的尺寸和圖形質(zhì)量的改善而帶來的在顯示裝置中需要的數(shù)據(jù)數(shù)目的增加，所述增加也不影響所述處理器的工作存儲空間的帶寬，以使所述處理器取得其所需的最高性能。而且，由于涉及諸如顯示裝置和顯示存儲器的顯示的部分能夠不考慮處理器的時鐘而獨立地設(shè)計，則僅有那些部分能夠被設(shè)計為以高速運行。因此，能夠減少將整個系統(tǒng)設(shè)計為以高速運行的負(fù)擔(dān)，且當(dāng)所述系統(tǒng)以高速運行時，功率消耗的增加能夠被控制。另外，能夠不考慮處理器的性能而設(shè)置所述顯示存儲器的帶寬。也就是說，將擴大顯示存儲器的選擇。
權(quán)利要求
1.一種緩沖裝置，包括異步數(shù)據(jù)總線寫單元，當(dāng)表示向連接至與處理器不同步的異步數(shù)據(jù)總線的緩沖區(qū)中寫入的請求的控制信息由連接至所述處理器的多路復(fù)用器提供時，接收來自所述多路復(fù)用器的第三數(shù)據(jù)，存儲所述第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線，傳送至第二存儲器；以及異步數(shù)據(jù)總線讀單元，當(dāng)表示從所述緩沖區(qū)中讀取的請求的控制信息由所述多路復(fù)用器提供時，通過所述異步數(shù)據(jù)總線接收來自所述第二存儲器的第四數(shù)據(jù)，存儲所述第四數(shù)據(jù)，并將所存儲的第四數(shù)據(jù)傳送至所述多路復(fù)用器。
2.一種處理器總線連接方法，包括(a)當(dāng)接收來自所述處理器的表示連接至與所述處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息時，接收來自所述處理器的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器，或通過所述同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器；以及(b)當(dāng)接收來自所述處理器的表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息時，接收來自所述處理器的第三數(shù)據(jù)，傳送所述第三數(shù)據(jù)，存儲所傳送的第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過所述異步數(shù)據(jù)總線傳送至所述第二存儲器，或通過所述異步數(shù)據(jù)總線接收來自第二存儲器的第四數(shù)據(jù)，存儲所述第四數(shù)據(jù)，傳送所存儲的第四數(shù)據(jù)，接收所傳送的第四數(shù)據(jù)，并將所接收的第四數(shù)據(jù)傳送至所述處理器。
3.如權(quán)利要求2所述的處理器總線連接方法，其中(a)包括(a1)當(dāng)表示第一存儲器的地址的地址信息由所述處理器提供，且表示向第一存儲器中寫入的請求的控制信息由所述處理器提供時，接收來自所述處理器的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器；以及(a2)當(dāng)表示第一存儲器的地址的地址信息由所述處理器提供，且表示從第一存儲器中讀取的請求的控制信息由所述處理器提供時，通過所述同步數(shù)據(jù)總線接收來自所述第一存儲器的第二數(shù)據(jù)，并將所接收的數(shù)據(jù)傳送至所述處理器。
4.一種同步總線和異步總線路徑方法，包括(a)接收輸入數(shù)據(jù)，并通過與處理器同步的同步總線傳送所接收的輸入數(shù)據(jù)；(b)通過所述同步總線接收所述輸入數(shù)據(jù)，且傳送所接收的輸入數(shù)據(jù)；(c)從所傳送的輸入數(shù)據(jù)中產(chǎn)生第一數(shù)據(jù)或第三數(shù)據(jù)，并傳送所產(chǎn)生的第一或第三數(shù)據(jù)；(d)接收所述第一數(shù)據(jù)，將所接收的第一數(shù)據(jù)通過同步數(shù)據(jù)總線傳送至第一存儲器，或接收并存儲所述第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過與所述處理器不同步的異步總線傳送至第二存儲器；(e)通過所述同步總線接收所述第一數(shù)據(jù)，并存儲該數(shù)據(jù)；以及(f)通過所述異步總線接收所述第三數(shù)據(jù)，并存儲該數(shù)據(jù)。
5.如權(quán)利要求4所述的方法，進一步包括(g)通過所述同步總線傳送第二數(shù)據(jù)；(h)通過所述異步總線傳送第四數(shù)據(jù)；(i)通過所述同步總線接收所述第二數(shù)據(jù)，并傳送所接收的第二數(shù)據(jù)，或通過所述異步總線接收所述第四數(shù)據(jù)，存儲所述第四數(shù)據(jù)，并傳送所存儲的第四數(shù)據(jù)；(j)從第二數(shù)據(jù)或第四數(shù)據(jù)中產(chǎn)生輸出數(shù)據(jù)，并傳送所述輸出數(shù)據(jù)；(k)接收并存儲所述輸出數(shù)據(jù)，并通過所述異步總線傳送所存儲的輸出數(shù)據(jù)；以及(l)通過所述異步總線接收所述輸出數(shù)據(jù)，并輸出所接收的輸出數(shù)據(jù)，或通過所述異步總線接收來自第二存儲器的第三數(shù)據(jù)，并輸出所接收的第三數(shù)據(jù)。
6.如權(quán)利要求5所述的方法，其中如果所接收的輸出數(shù)據(jù)或所接收的第三數(shù)據(jù)為顯示數(shù)據(jù)，則顯示所接收的輸出數(shù)據(jù)。
7.如權(quán)利要求5所述方法，進一步包括(m)給出使用所述同步總線的許可；以及(n)給出使用所述異步總線的許可。
8.如權(quán)利要求7所述的方法，其中在(a)中，所接收的輸入數(shù)據(jù)通過在(m)中許可使用的所述同步總線來傳送；在(b)中，所輸入的數(shù)據(jù)通過在(m)中許可使用的所述同步總線來傳送；在(d)中，所接收的第一數(shù)據(jù)通過在(m)中許可使用的所述同步總線傳送至第一存儲器，或所存儲的第三數(shù)據(jù)通過在(n)中許可使用的所述異步總線傳送至第二存儲器；在(d)中，所述第一數(shù)據(jù)通過在(m)中許可使用的所述同步總線接收并存儲；以及在(f)中，所述第三數(shù)據(jù)通過在(n)中許可使用的所述異步總線接收并存儲。
9.如權(quán)利要求8所述的方法，其中在(g)中，所述第二數(shù)據(jù)通過在(m)中許可使用的所述同步總線來傳送；在(h)中，所述第四數(shù)據(jù)通過在(n)中許可使用的所述異步總線來傳送；在(i)中，所述第二數(shù)據(jù)通過在(m)中許可使用的所述同步總線來接收，并傳送所接收的第二數(shù)據(jù)，或所述第四數(shù)據(jù)通過在(n)中許可使用的所述異步總線來接收，存儲，并傳送所存儲的第四數(shù)據(jù)；在(k)中，接收并存儲所述輸出數(shù)據(jù)，并通過在(n)中許可使用的所述異步總線傳送所存儲的輸出數(shù)據(jù)；以及在(l)中，通過在(n)中許可使用的所述異步總線接收所述輸出數(shù)據(jù)，且將所接收的輸出數(shù)據(jù)輸出給用戶，或通過在(n)中許可使用的所述異步總線接收來自第二存儲器的第三數(shù)據(jù)，且輸出所接收的第三數(shù)據(jù)。
10.一種包括計算機程序的計算機可讀記錄介質(zhì)，所述計算機程序具有控制同步總線和異步總線的指令，所述指令包括(a)接收輸入數(shù)據(jù)，并通過與處理器同步的同步總線傳送所接收的輸入數(shù)據(jù)；(b)通過所述同步總線接收所述輸入數(shù)據(jù)，且傳送所接收的輸入數(shù)據(jù)；(c)從所傳送的輸入數(shù)據(jù)中產(chǎn)生第一數(shù)據(jù)或第三數(shù)據(jù)，并傳送所產(chǎn)生的數(shù)據(jù)；(d)接收所述第一數(shù)據(jù)，將所接收的第一數(shù)據(jù)通過同步數(shù)據(jù)總線傳送至第一存儲器，或接收并存儲所述第三數(shù)據(jù)，并將所存儲的第三數(shù)據(jù)通過與所述處理器不同步的異步總線傳送至第二存儲器；(e)通過所述同步總線接收所述第一數(shù)據(jù)，并存儲該數(shù)據(jù)；以及(f)通過所述異步總線接收所述第三數(shù)據(jù)，并存儲該數(shù)據(jù)。
全文摘要
用于將處理器連接至總線的裝置和方法。所述裝置包括多路復(fù)用器，其中當(dāng)接收來自所述處理器的表示連接至與所述處理器同步的同步數(shù)據(jù)總線的第一存儲器的地址的地址信息時，接收來自所述處理器的第一數(shù)據(jù)，并將所接收的第一數(shù)據(jù)通過所述同步數(shù)據(jù)總線傳送至所述第一存儲器，或通過所述同步數(shù)據(jù)總線接收來自第一存儲器的第二數(shù)據(jù)，并將所接收的第二數(shù)據(jù)傳送至所述處理器，以及如果接收來自所述處理器的表示連接至與所述處理器不同步的異步數(shù)據(jù)總線的第二存儲器的地址的地址信息，接收來自所述處理器的第三數(shù)據(jù)，將所述第三數(shù)據(jù)傳送至緩沖區(qū)，或接收來自所述緩沖區(qū)的第四數(shù)據(jù)，并將所述第四數(shù)據(jù)傳送至所述處理器。
文檔編號G06F13/40GK1519737SQ20041000731
公開日2004年8月11日 申請日期2004年1月18日 優(yōu)先權(quán)日2003年1月18日
發(fā)明者崔成圭 申請人:三星電子株式會社