專利名稱：筆記本計(jì)算機(jī)的pci總線周期除錯(cuò)裝置及其方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種筆記本計(jì)算機(jī)的除錯(cuò)系統(tǒng)，特別是指一種以PCI總線周期單步中斷除錯(cuò)裝置對(duì)筆記本計(jì)算機(jī)進(jìn)行信息搜集及除錯(cuò)的裝置及其方法。
背景技術(shù)：
一般計(jì)算機(jī)系統(tǒng)架構(gòu)中，包括有中央處理器、磁盤裝置、輸入裝置、輸出裝置、內(nèi)存等硬件組件，這些組件是藉由總線來(lái)達(dá)到連結(jié)及數(shù)據(jù)傳送、控制的功能。在計(jì)算機(jī)系統(tǒng)的研發(fā)或是系統(tǒng)的錯(cuò)誤診斷時(shí)，經(jīng)常需借助邏輯電路分析儀或是除錯(cuò)裝置作為找出錯(cuò)誤點(diǎn)的輔助工具。
一般臺(tái)式計(jì)算機(jī)大都配置有PCI總線(Peripheral Component InterconnectBus)的擴(kuò)充槽。該P(yáng)CI總線是目前計(jì)算機(jī)裝置所普遍采用的一種總線架構(gòu)。針對(duì)配置有標(biāo)準(zhǔn)PCI總線擴(kuò)充槽的臺(tái)式計(jì)算機(jī)的除錯(cuò)，在本發(fā)明先前所提出的專利申請(qǐng)案中已揭露了可針對(duì)PCI總線周期(PCI Bus Cycle)進(jìn)行單步中斷除錯(cuò)的裝置及方法。藉由此一單步中斷除錯(cuò)裝置的輔助，技術(shù)人員可以利用由PCI總線周期單步中斷除錯(cuò)裝置所搜集及顯示的地址(Address)、數(shù)據(jù)(Data)、命令(Command)等總線周期(Bus Cycle)除錯(cuò)相關(guān)信息作為邏輯電路分析儀觸發(fā)設(shè)定的參考條件，以逐步逼近問(wèn)題癥結(jié)點(diǎn)。
但是，就筆記本計(jì)算機(jī)而言，由于輕薄短小的要求，一般并未配置標(biāo)準(zhǔn)PCI總線擴(kuò)充槽。因此，一般的PCI總線周期單步中斷除錯(cuò)裝置即無(wú)法直接被應(yīng)用于筆記本計(jì)算機(jī)的除錯(cuò)作業(yè)。在筆記本計(jì)算機(jī)日益普及、以及具有強(qiáng)大功能及高度商業(yè)價(jià)值的狀況下，此實(shí)為一大缺憾。
再有，一般筆記本計(jì)算機(jī)大部份會(huì)具備承座(Docking)連接器，該承座連接器皆具有復(fù)數(shù)個(gè)PCI總線所定義的信號(hào)腳位。因此，如果能設(shè)計(jì)出一種通過(guò)該承座連接器的相關(guān)信號(hào)腳位、并能采用PCI總線周期單步中斷除錯(cuò)裝置的信息搜集及除錯(cuò)功能的話，則對(duì)于計(jì)算機(jī)研發(fā)工程師或是維修人員而言，當(dāng)會(huì)具有極大的實(shí)用價(jià)值。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種針對(duì)配置有承座連接器的筆記本計(jì)算機(jī)以PCI總線周期單步中斷除錯(cuò)裝置進(jìn)行除錯(cuò)的系統(tǒng)。藉由本發(fā)明的設(shè)計(jì)，使一般適用于臺(tái)式計(jì)算機(jī)的PCI總線周期單步中斷除錯(cuò)裝置可被應(yīng)用于筆記本計(jì)算機(jī)的除錯(cuò)作業(yè)。
本發(fā)明的另一目的是提供一種以PCI總線周期單步中斷除錯(cuò)裝置對(duì)筆記本計(jì)算機(jī)進(jìn)行除錯(cuò)的裝置，本發(fā)明的PCI總線周期單步中斷除錯(cuò)裝置經(jīng)由一轉(zhuǎn)接裝置連接至筆記本計(jì)算機(jī)的承座連接器，以使該P(yáng)CI總線周期單步中斷除錯(cuò)裝置可以對(duì)該筆記本計(jì)算機(jī)進(jìn)行除錯(cuò)功能。
本發(fā)明的另一目的是提供一種可適用于各種不同承座連接器及信號(hào)腳位的筆記本計(jì)算機(jī)，以進(jìn)行信息搜集及除錯(cuò)的PCI總線周期單步中斷除錯(cuò)裝置，該P(yáng)CI總線周期單步中斷除錯(cuò)裝置經(jīng)由一轉(zhuǎn)接裝置連接至筆記本計(jì)算機(jī)的承座連接器，以將筆記本計(jì)算機(jī)承座連接器上的PCI總線信號(hào)通過(guò)已定義固定信號(hào)位置的連接器連接至PCI總線周期單步中斷除錯(cuò)裝置。如此可使得PCI總線周期單步中斷除錯(cuò)裝置得以經(jīng)由該轉(zhuǎn)接裝置連接不同型式及腳位信號(hào)的承座連接器，并將筆記本計(jì)算機(jī)中的相關(guān)PCI總線信號(hào)通過(guò)已定義固定信號(hào)位置的連接器連接至PCI總線周期單步中斷除錯(cuò)裝置。
本發(fā)明的另一目的是提供一種以PCI總線周期單步中斷除錯(cuò)裝置對(duì)筆記本計(jì)算機(jī)進(jìn)行信息搜集及除錯(cuò)的方法，其藉由一轉(zhuǎn)接裝置將筆記本計(jì)算機(jī)的PCI總線信號(hào)予以轉(zhuǎn)接至一具有固定信號(hào)腳位的連接器，再由該P(yáng)CI總線周期單步中斷除錯(cuò)裝置對(duì)將所要檢視的筆記本計(jì)算機(jī)的歷經(jīng)總線周期的除錯(cuò)相關(guān)信息分別予以擷取鎖存。
本發(fā)明的另一目的是提供一種以PCI總線周期單步中斷除錯(cuò)裝置對(duì)筆記本計(jì)算機(jī)進(jìn)行信息自動(dòng)搜集及除錯(cuò)的方法，本發(fā)明的PCI總線周期單步中斷除錯(cuò)裝置可配合一除錯(cuò)信息自動(dòng)搜集裝置間的相關(guān)控制信號(hào)的交握持續(xù)產(chǎn)生，可自動(dòng)將后續(xù)所進(jìn)行的各個(gè)PCI總線周期的信息予以自動(dòng)搜集記錄于遠(yuǎn)程主控臺(tái)的內(nèi)存緩沖區(qū)，以作為除錯(cuò)信號(hào)的追蹤。
為了實(shí)現(xiàn)上述的本發(fā)明目的，本發(fā)明提供一種筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，用以擷取一筆記本計(jì)算機(jī)于除錯(cuò)周期中的PCI總線周期除錯(cuò)相關(guān)信息，該筆記本計(jì)算機(jī)配置有一承座連接器，且在承座連接器中包括有PCI總線信號(hào)，該除錯(cuò)裝置包括有一轉(zhuǎn)接裝置，包括有第一連接器，可連接于該筆記本計(jì)算機(jī)的承座連接器，以使其信號(hào)腳位經(jīng)由該承座連接器與筆記本計(jì)算機(jī)的PCI總線信號(hào)連接；第二連接器，具有預(yù)先定義的固定信號(hào)腳位，各固定信號(hào)腳位經(jīng)由內(nèi)部連接線連接于該第一連接器的信號(hào)腳位，以將筆記本計(jì)算機(jī)的PCI總線信號(hào)引出至第二連接器的固定信號(hào)腳位；一PCI總線周期單步中斷除錯(cuò)裝置，可連接于該轉(zhuǎn)接裝置的第二連接器，以通過(guò)該轉(zhuǎn)接裝置及承座連接器而與筆記本計(jì)算機(jī)的PCI總線信號(hào)連接；其中該P(yáng)CI總線周期單步中斷除錯(cuò)裝置在欲檢視的筆記本計(jì)算機(jī)PCI總線周期中取得該筆記本計(jì)算機(jī)的總線主控權(quán)，并擷取該P(yáng)CI總線周期的除錯(cuò)相關(guān)信息及信號(hào)。
也就是說(shuō)，本發(fā)明的具體實(shí)施例中，將一PCI總線周期單步中斷除錯(cuò)裝置經(jīng)由一轉(zhuǎn)接裝置連接至筆記本計(jì)算機(jī)的承座連接器，該轉(zhuǎn)接裝置包括有第一連接器、第二連接器、及連接于該第一連接器及第二連接器間的內(nèi)部連接線，以將筆記本計(jì)算機(jī)的PCI總線信號(hào)引出至第二連接器的固定信號(hào)腳位，該P(yáng)CI總線周期單步中斷除錯(cuò)裝置即可通過(guò)該轉(zhuǎn)接裝置、承座連接器而擷取筆記本計(jì)算機(jī)PCI總線周期的除錯(cuò)相關(guān)信息。該P(yáng)CI總線周期除錯(cuò)裝置更經(jīng)由連接器及信號(hào)連接線連接一配置在遠(yuǎn)程主控臺(tái)的除錯(cuò)信息搜集裝置，以使該除錯(cuò)信息搜集裝置得以搜集該P(yáng)CI總線周期單步中斷除錯(cuò)裝置所送出的除錯(cuò)相關(guān)信息及信號(hào)。
本發(fā)明的其它目的及其設(shè)計(jì)，將藉由以下的較佳實(shí)施例及附圖作進(jìn)一步的說(shuō)明，如后。


圖1顯示本發(fā)明的系統(tǒng)連接示意圖；圖2顯示筆記本計(jì)算機(jī)與本發(fā)明PCI總線周期單步中斷除錯(cuò)裝置及遠(yuǎn)程主控臺(tái)之間的進(jìn)一步系統(tǒng)連接示意圖；圖3顯示本發(fā)明PCI總線周期單步中斷除錯(cuò)裝置的電路方框圖；圖4顯示圖3中地址及命令鎖存控制電路與地址及命令顯示單元、緩沖器控制邏輯電路之間電路連接的進(jìn)一步邏輯電路圖；
圖5顯示圖3中數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路與數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元、緩沖器控制邏輯電路之間電路連接的進(jìn)一步邏輯電路圖；圖6顯示本發(fā)明遠(yuǎn)程主控臺(tái)與除錯(cuò)信息搜集裝置的系統(tǒng)連接示意圖；圖7顯示圖6中除錯(cuò)信息搜集裝置的電路方框圖；圖8顯示本發(fā)明PCI總線周期單步中斷除錯(cuò)裝置、筆記本計(jì)算機(jī)、遠(yuǎn)程主控臺(tái)間在執(zhí)行單步中斷除錯(cuò)時(shí)各相關(guān)信號(hào)的時(shí)序圖；圖9顯示本發(fā)明PCI總線周期單步中斷除錯(cuò)裝置中各個(gè)鎖存器及緩沖器控制信號(hào)與MASTER_OC#及SW_EMULATE信號(hào)間的時(shí)序關(guān)系圖。
其中，附圖標(biāo)記說(shuō)明如下1筆記本計(jì)算機(jī) 10承座連接器11中央處理器 12內(nèi)存13PCI橋接器14PCI裝置15PCI/ISA橋接器16ISA裝置171系統(tǒng)總線172PCI總線173ISA總線2PCI總線周期單步中斷除錯(cuò)裝置21地址及命令鎖存控制電路211地址及命令鎖存控制邏輯電路212地址及命令鎖存寄存器213地址及命令緩沖器22數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路221數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制邏輯電路222數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器223數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器23顯示裝置231地址及命令顯示單元232數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元24計(jì)數(shù)控制電路 241計(jì)數(shù)器重置電路242周期數(shù)計(jì)數(shù)器243周期數(shù)譯碼器244操作開關(guān)245反彈跳電路246開關(guān)次數(shù)計(jì)數(shù)器 247比較器
25緩沖器控制邏輯電路26要求總線主控權(quán)信號(hào)(REQ#)產(chǎn)生邏輯電路27主端裝置備妥信號(hào)(IRDY#)產(chǎn)生邏輯電路28告知擷取除錯(cuò)信息信號(hào)(MASTER_OC#)產(chǎn)生電路29連接器3遠(yuǎn)程主控臺(tái)30除錯(cuò)信息搜集裝置301中斷請(qǐng)求信號(hào)產(chǎn)生電路302輸入/輸出地址緩沖器 303輸入/輸出數(shù)據(jù)緩沖器304輸入/輸出控制信號(hào)緩沖器305控制邏輯電路產(chǎn)生電路 31中央處理器32內(nèi)存 321除錯(cuò)信息緩沖區(qū)33PCI橋接器 34PCI裝置35PCI/ISA橋接器 36ISA裝置371系統(tǒng)總線 372PCI總線373ISA總線4轉(zhuǎn)接裝置41內(nèi)部連接線50信號(hào)連接線 51連接器52連接器 60信號(hào)連接線61第二連接器 62連接器70信號(hào)連接線 71第一連接器具體實(shí)施方式
同時(shí)參閱圖1及圖2所示，其中圖1顯示本發(fā)明的系統(tǒng)連接示意圖，而圖2顯示一筆記本計(jì)算機(jī)與PCI總線周期單步中斷除錯(cuò)裝置及遠(yuǎn)程主控臺(tái)之間的進(jìn)一步系統(tǒng)連接示意圖。構(gòu)成本發(fā)明除錯(cuò)系統(tǒng)的裝置包括有一PCI總線周期單步中斷除錯(cuò)裝置2、一遠(yuǎn)程主控臺(tái)3、一可配置在該遠(yuǎn)程主控臺(tái)3中的除錯(cuò)信息搜集裝置30、一轉(zhuǎn)接裝置4。
在一典型的待測(cè)筆記本計(jì)算機(jī)1中包括有中央處理器11、內(nèi)存12、PCI橋接器13(PCI Bridge)、PCI裝置14、PCI/ISA橋接器15(PCI/ISA Bridge)、ISA裝置16等裝置。中央處理器11與內(nèi)存12是連接于系統(tǒng)總線171，該系統(tǒng)總線171再通過(guò)PCI橋接器13連接一PCI總線172(Peripheral ComponentInterconnect)。PCI總線172是由PCISIG協(xié)會(huì)所提出的總線規(guī)格，主要是可作為配合快速微處理器如Pentium級(jí)微處理系統(tǒng)中的高速數(shù)據(jù)轉(zhuǎn)移功能。在該P(yáng)CI總線172上可供連接各種PCI裝置14(例如局域網(wǎng)絡(luò)界面卡、影像卡、輸出入界面卡等界面裝置)。該P(yáng)CI總線172通過(guò)PCI/ISA橋接器15連接一ISA總線173(Industry Standard Architecture)，在該ISA總線173上可配置數(shù)個(gè)ISA插槽，以供插接各種ISA裝置16。
該筆記本計(jì)算機(jī)1并未配置有PCI總線插槽，但具有一承座連接器10，該承座連接器10的復(fù)數(shù)個(gè)信號(hào)腳位中包括有PCI總線所定義的信號(hào)腳位。在標(biāo)準(zhǔn)的PCI總線規(guī)格中，其接腳依功能可區(qū)分為系統(tǒng)支持接腳、地址與數(shù)據(jù)接腳、界面控制信號(hào)、總線仲裁信號(hào)、及錯(cuò)誤告知信號(hào)。與本發(fā)明相關(guān)的接腳功能及定義略述如下PCICLK(Clock，PCI系統(tǒng)時(shí)脈)提供PCI總線時(shí)脈信號(hào)。
AD[31..0](Address Bus，地址總線)32位的PCI總線的地址/數(shù)據(jù)信號(hào)。
C/BE#[3..0](Command/Byte Enable，命令/位致能信號(hào))多任務(wù)輸出的命令與字節(jié)致能信號(hào)。在地址階段時(shí)，若啟動(dòng)則指示對(duì)應(yīng)的字節(jié)將涉及數(shù)據(jù)轉(zhuǎn)移；在數(shù)據(jù)階段時(shí)，作為命令的功能，指示總線的類型。
FRAME#(Frame，數(shù)據(jù)傳送框信號(hào))由總線控制器啟動(dòng)，指示數(shù)據(jù)轉(zhuǎn)移的開始，并且延續(xù)整個(gè)動(dòng)作期間。
IRDY#(Initiator Ready，主端裝置備妥)，由總線控制器啟動(dòng)，指示已經(jīng)將成立的數(shù)據(jù)置放于總線上，或是已經(jīng)備妥自總線中讀取數(shù)據(jù)。
TRDY#(Target Ready，目標(biāo)裝置備妥)，由被選取的裝置啟動(dòng)，指示已將數(shù)據(jù)放在總線上，或是已經(jīng)備妥自總線中讀取數(shù)據(jù)。
DEVSEL#(Device Select，目標(biāo)裝置選取)由被選取的裝置啟動(dòng)，告知總線控制器，它已經(jīng)認(rèn)知到自己的裝置位置。
REQ#(Request，要求總線主控權(quán))由希望成為總線控制器的裝置啟動(dòng)，以向總線仲裁器要求使用系統(tǒng)總線。
GNT#(Grant，認(rèn)可交出總線主控權(quán))由總線仲裁器啟動(dòng)，告知要求使用系統(tǒng)總線的裝置，以取用總線。
該P(yáng)CI總線周期單步中斷除錯(cuò)裝置2的一端經(jīng)由信號(hào)連接線50及連接器51、52與遠(yuǎn)程主控臺(tái)3的除錯(cuò)信息搜集裝置30連接。該信號(hào)連接線50作為除錯(cuò)信息的傳送以及PCI總線周期單步中斷除錯(cuò)裝置2、除錯(cuò)信息搜集裝置30二者之間進(jìn)行信號(hào)交握(Handshaking)所需的相關(guān)控制信號(hào)。該遠(yuǎn)程主控臺(tái)3是作為除錯(cuò)系統(tǒng)的控制主機(jī)或終端機(jī)。
轉(zhuǎn)接裝置4可經(jīng)由信號(hào)連接線70及第一連接器71與筆記本計(jì)算機(jī)1的承座連接器10連接，以使其信號(hào)腳位經(jīng)由該承座連接器10與筆記本計(jì)算機(jī)1的PCI總線信號(hào)連接。該轉(zhuǎn)接裝置4的第二連接器61具有預(yù)先定義的固定信號(hào)腳位，各固定信號(hào)腳位經(jīng)由內(nèi)部連接線41連接至該第一連接器71的信號(hào)腳位，以將筆記本計(jì)算機(jī)1的PCI總線信號(hào)引出至第二連接器61的固定信號(hào)腳位。
該P(yáng)CI總線周期單步中斷除錯(cuò)裝置2的一端則經(jīng)由信號(hào)連接線60及連接器62與轉(zhuǎn)接裝置4的第二連接器61連接。該P(yáng)CI總線周期單步中斷除錯(cuò)裝置2在欲檢視的筆記本計(jì)算機(jī)PCI總線周期中取得該筆記本計(jì)算機(jī)1的總線主控權(quán)，并擷取該筆記本計(jì)算機(jī)1的PCI總線周期的除錯(cuò)相關(guān)信息及信號(hào)。
圖3顯示圖2中PCI總線周期單步中斷除錯(cuò)裝置2的電路方框圖，其主要包括有一地址及命令鎖存控制電路21、一數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路22、一顯示裝置23、一計(jì)數(shù)控制電路24、一緩沖器控制邏輯電路25、一要求總線主控權(quán)信號(hào)(REQ#)產(chǎn)生邏輯電路26、一主端裝置備妥信號(hào)(IRDY#)產(chǎn)生邏輯電路27、一告知擷取除錯(cuò)信息信號(hào)(MASTER_OC#)產(chǎn)生電路28。
該P(yáng)CI總線周期單步中斷除錯(cuò)裝置2的地址、數(shù)據(jù)、控制及MASTER_OC#等信號(hào)經(jīng)由連接器51、52及信號(hào)連接線50而送到遠(yuǎn)程主控臺(tái)3的除錯(cuò)信息搜集裝置30。而PCI總線周期單步中斷除錯(cuò)裝置2中的各PCI總線信號(hào)則是連接至圖2所示的轉(zhuǎn)接裝置4。
圖3中的地址及命令鎖存控制電路21，包括有一地址及命令鎖存控制邏輯電路211(Address/Command Latch Logic)、一地址及命令鎖存寄存器212(Address/Command Latch FIFO Register)、一地址及命令緩沖器213(Address/Command Buffer)。該地址及命令鎖存控制邏輯電路211可依據(jù)計(jì)數(shù)控制電路24中的周期數(shù)譯碼器243所送來(lái)的譯碼信號(hào)而產(chǎn)生一地址及命令鎖存控制信號(hào)至地址及命令鎖存寄存器212中，以將地址總線AD[31..0]中的地址(Address)及C/BE#[3..0]中的命令(Command)信號(hào)鎖存至地址及命令鎖存寄存器212中。當(dāng)?shù)谝粋€(gè)所欲檢視PCI總線周期中的框信號(hào)FRAME#呈低態(tài)準(zhǔn)位開始、直到GNT#呈低態(tài)準(zhǔn)位為止期間的所有周期的地址及命令皆會(huì)被該地址及命令鎖存控制邏輯電路211順序地鎖存至地址及命令鎖存寄存器212中。該地址及命令鎖存寄存器212一先進(jìn)先出寄存器(FIFO)。地址及命令緩沖器213亦是一先進(jìn)先出緩沖器(FIFO)，其是為該地址及命令鎖存寄存器212與地址及命令顯示單元231間的數(shù)據(jù)緩沖界面，其動(dòng)作由一緩沖器控制邏輯電路25所產(chǎn)生的緩沖器控制信號(hào)所控制。
數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路22包括有一數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制邏輯電路221(Data/BE# Latch Logic)、一數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器222(Data/BE# Latch FIFO Register)、一數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器223(Data/BE# Buffer)。其中該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制邏輯電路221可依據(jù)計(jì)數(shù)控制電路24中的周期數(shù)譯碼器243所送來(lái)的信號(hào)而產(chǎn)生一鎖存控制信號(hào)至數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器222中，以將數(shù)據(jù)總線AD[31..0]中的數(shù)據(jù)(Data)及C/BE#[3..0]中的字節(jié)致能信號(hào)(Byte Enable Signal)鎖存至該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器222中。在GNT#呈低態(tài)準(zhǔn)位之前，出現(xiàn)在AD[31..0]總線中的數(shù)據(jù)(Data)及C/BE#[3..0]中的字節(jié)致能信號(hào)BE#在IRDY#與TRDY#均呈低態(tài)準(zhǔn)位時(shí)，皆會(huì)被鎖存至該數(shù)據(jù)及BE#鎖存寄存器222中。該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器222是一先進(jìn)先出寄存器(FIFO)。數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器223亦是一先進(jìn)先出緩沖器(FIFO)，是作為該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器222與數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元232間的數(shù)據(jù)緩沖界面，其動(dòng)作亦是由緩沖器控制邏輯電路25所產(chǎn)生的緩沖器控制信號(hào)所控制。
顯示裝置23中包括有一地址及命令顯示單元231與一數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元232。其中該地址及命令顯示單元231連接于該地址及命令鎖存控制電路21中的地址及命令緩沖器213，用以顯示欲除錯(cuò)周期的被鎖存地址及命令狀態(tài)。數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元232連接于該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路22中的數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器223，用以顯示欲除錯(cuò)周期的被鎖存數(shù)據(jù)及字節(jié)致能信號(hào)的狀態(tài)。
計(jì)數(shù)控制電路24中包括有一計(jì)數(shù)器重置電路241(Counter Reset Circuit)、一周期數(shù)計(jì)數(shù)器242(Cycle Number Decoder)、一周期數(shù)譯碼器243(CycleNumber Decoder)、一操作開關(guān)244、一反彈跳電路245(Debouncing Circuit)、一開關(guān)次數(shù)計(jì)數(shù)器246、一比較器247(Comparator)。其中該周期數(shù)計(jì)數(shù)器242在GNT#呈低態(tài)準(zhǔn)位期間，用以追蹤記錄周期數(shù)(周期數(shù)值由0開始計(jì)數(shù))。周期數(shù)譯碼器243可將周期數(shù)計(jì)數(shù)器242所送來(lái)的周期數(shù)(Cycle Number)予以譯碼，以在其輸出端送出一周期數(shù)信號(hào)。計(jì)數(shù)器重置電路241在當(dāng)比較器247的輸出呈低態(tài)準(zhǔn)位時(shí)，用以重置周期數(shù)計(jì)數(shù)器242及開關(guān)次數(shù)計(jì)數(shù)器246的計(jì)數(shù)值為0。
開關(guān)次數(shù)計(jì)數(shù)器246經(jīng)由反彈跳電路245而連接至操作開關(guān)244，該操作開關(guān)244可在使用者的手動(dòng)操作下，用以產(chǎn)生一開關(guān)信號(hào)至該開關(guān)次數(shù)計(jì)數(shù)器246，并由該開關(guān)次數(shù)計(jì)數(shù)器246記錄開關(guān)的次數(shù)。該開關(guān)信號(hào)可經(jīng)由反彈跳電路245以消除開關(guān)接點(diǎn)于動(dòng)作時(shí)的瞬時(shí)不穩(wěn)定狀態(tài)。該開關(guān)次數(shù)計(jì)數(shù)器246亦可接收由遠(yuǎn)程主控臺(tái)3的除錯(cuò)信息搜集裝置30所送來(lái)的開關(guān)仿真信號(hào)SW_EMULATE，故該開關(guān)次數(shù)計(jì)數(shù)器246可用以追蹤記錄操作開關(guān)244的按壓次數(shù)或是開關(guān)仿真信號(hào)SW_EMULATE發(fā)生的次數(shù)。
比較器247可用來(lái)比較周期數(shù)計(jì)數(shù)器242中的周期數(shù)與開關(guān)次數(shù)計(jì)數(shù)器246中的開關(guān)按壓次數(shù)。比較結(jié)果若為相同、且周期數(shù)計(jì)數(shù)器242中的周期數(shù)并非為0，則該比較器247會(huì)在其輸出端產(chǎn)生一低態(tài)準(zhǔn)位的比較結(jié)果輸出信號(hào)CMP，否則該輸出信號(hào)恒保持為高態(tài)準(zhǔn)位。
緩沖器控制邏輯電路25用以產(chǎn)生地址、數(shù)據(jù)、命令、字節(jié)致能信號(hào)BE#的緩沖器控制信號(hào)。該緩沖器控制邏輯電路25會(huì)在第一個(gè)欲除錯(cuò)周期(周期0)期間，于數(shù)據(jù)及BE#被鎖存后，將數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器223的緩沖器0的門打開。然后，在GNT#信號(hào)呈低態(tài)之后的除錯(cuò)裝置控制周期期間，每當(dāng)接收到操作開關(guān)SW或開關(guān)仿真信號(hào)SW_EMULATE時(shí)，即會(huì)將該數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器223其它緩沖器(1～n)的門逐一打開。要求總線主控權(quán)信號(hào)(REQ#)產(chǎn)生邏輯電路26可在除錯(cuò)周期期間，產(chǎn)生總線主控權(quán)要求信號(hào)MASTER_REQ#(Bus Master’s Request Signal)至遠(yuǎn)程主控臺(tái)3。在周期0時(shí)，該電路會(huì)將總線主控權(quán)要求信號(hào)MASTER_REQ#拉低呈低態(tài)準(zhǔn)位，而在比較器247輸出低態(tài)準(zhǔn)位的比較結(jié)果信號(hào)CMP時(shí)(即開關(guān)按壓次數(shù)與鎖存的周期數(shù)相同、且周期數(shù)并非為0時(shí))，則將MASTER_REQ#信號(hào)拉高呈高態(tài)準(zhǔn)位。
主端裝置備妥信號(hào)(IRDY#)產(chǎn)生邏輯電路27可在總線主控周期的期間(Bus Master Cycle)產(chǎn)生除錯(cuò)裝置IRDY#信號(hào)(MASTER_IRDY#)，其可在總線呈閑置(IDLE)狀態(tài)(即FRAME#與IRDY#皆呈高態(tài)準(zhǔn)位時(shí))、及GNT#呈低態(tài)準(zhǔn)位時(shí)，將該MASTER_IRDY#的輸出拉低呈一低態(tài)準(zhǔn)位，而在比較器247的輸出為低態(tài)準(zhǔn)位時(shí)則可將MASTER_IRDY#的輸出拉升呈一高態(tài)準(zhǔn)位。告知擷取除錯(cuò)信息信號(hào)(MASTER_OC#)產(chǎn)生電路28在接收該MASTER_IRDY#以及在緩沖器控制邏電路25所送來(lái)的緩沖器控制信號(hào)之后，可產(chǎn)生一告知擷取除錯(cuò)信息信號(hào)MASTER_OC#至遠(yuǎn)程主控臺(tái)3，用以告知遠(yuǎn)程主控臺(tái)3可由PCI總線周期單步中斷除錯(cuò)裝置2中取得PCI總線周期數(shù)據(jù)。
圖4顯示圖3中地址及命令鎖存控制電路21與地址及命令顯示單元231、緩沖器控制邏輯電路25之間電路連接的進(jìn)一步邏輯電路圖。其顯示地址及命令鎖存寄存器212中包括有數(shù)個(gè)數(shù)據(jù)鎖存器0～數(shù)據(jù)鎖存器n，各個(gè)數(shù)據(jù)鎖存器的時(shí)脈端CLK分別連接至地址及命令鎖存控制邏輯電路211所輸出的鎖存控制信號(hào)A_LATCH0～A_LATCHn。而地址及命令緩沖器213中亦包括數(shù)個(gè)緩沖器0～緩沖器n，其輸出控制端OC#分別由緩沖器控制邏輯電路25所產(chǎn)生的緩沖器輸出控制信號(hào)OC0#～OCn#所控制，各個(gè)緩沖器的輸出端再連接至地址及命令顯示單元231。
圖5顯示圖3中數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路22與數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元232、緩沖器控制邏輯電路25之間電路連接的進(jìn)一步邏輯電路圖。其顯示數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器222中包括有數(shù)個(gè)數(shù)據(jù)鎖存器0～數(shù)據(jù)鎖存器n，各個(gè)數(shù)據(jù)鎖存器的時(shí)脈端CLK分別連接至數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制邏輯電路221所輸出的鎖存控制信號(hào)D_LATCH0～D_LATCHn。而數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器223中亦包括數(shù)個(gè)緩沖器0～緩沖器n，其輸出控制端OC#分別由緩沖器控制邏輯電路25所產(chǎn)生的緩沖器輸出控制信號(hào)OC0#～OCn#所控制，各個(gè)緩沖器的輸出端再連接至數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元232。
圖6顯示本發(fā)明中遠(yuǎn)程主控臺(tái)3與除錯(cuò)信息搜集裝置30的系統(tǒng)連接示意圖。該遠(yuǎn)程主控臺(tái)3可采用一典型計(jì)算機(jī)架構(gòu)，其包括有中央處理器31、內(nèi)存32、除錯(cuò)信息緩沖區(qū)321、PCI橋接器33、PCI裝置34、PCI/ISA橋接器35、ISA裝置36。中央處理器31與內(nèi)存32是連接于系統(tǒng)總線371，該系統(tǒng)總線371再通過(guò)PCI橋接器33連接一PCI總線372。該P(yáng)CI總線372上可供連接各種PCI裝置34。該P(yáng)CI總線372通過(guò)PCI/ISA橋接器35連接一ISA總線373，在該ISA總線373上可供連接各種ISA裝置36。除錯(cuò)信息緩沖區(qū)321是用以存放所有已搜集各個(gè)總線周期(Bus Cycle)的除錯(cuò)相關(guān)信息。除錯(cuò)信息搜集裝置30是連接于遠(yuǎn)程主控臺(tái)3的PCI總線372，且其經(jīng)由一連接器52及信號(hào)連接線50而連接至PCI總線周期單步中斷除錯(cuò)裝置2。
圖7顯示圖6中除錯(cuò)信息搜集裝置30的電路方框圖，其主要包括有一中斷請(qǐng)求信號(hào)產(chǎn)生電路301、一輸入/輸出地址緩沖器302(I/O AddressBuffer)、一輸入/輸出數(shù)據(jù)緩沖器303(I/O Data Buffer)、一輸入/輸出控制信號(hào)緩沖器304(I/O Control Signal Buffer)、一控制邏輯電路產(chǎn)生電路305。
該控制邏輯電路產(chǎn)生電路305經(jīng)由PCICLK、FRAME#、IRDY#、TRDY#、DEVSEL#等信號(hào)線連接于PCI總線372，并能產(chǎn)生一解除中斷請(qǐng)求信號(hào)INT_DST至中斷請(qǐng)求信號(hào)產(chǎn)生電路301，以及分別產(chǎn)生一控制信號(hào)讀取RD_CONTROL、一數(shù)據(jù)讀取RD_DATA、一地址讀取RD_ADDRESS等信號(hào)至輸入/輸出地址緩沖器302、輸入/輸出數(shù)據(jù)緩沖器303、及輸入/輸出控制信號(hào)緩沖器304。
圖8顯示本發(fā)明PCI總線周期單步中斷除錯(cuò)裝置、待測(cè)筆記本計(jì)算機(jī)、遠(yuǎn)程主控臺(tái)間在執(zhí)行單步中斷除錯(cuò)時(shí)各相關(guān)信號(hào)的時(shí)序圖。圖9顯示本發(fā)明PCI總線周期單步中斷除錯(cuò)裝置中各個(gè)鎖存器及緩沖器控制信號(hào)與MASTER_OC#及SW_EMULATE信號(hào)間的時(shí)序關(guān)系圖(以PCI總線周期單步中斷除錯(cuò)裝置歷經(jīng)兩個(gè)PCI總線周期后取得PCI總線主控權(quán)為例)。茲同時(shí)配合前述電路圖對(duì)本發(fā)明的控制流程作一說(shuō)明如后。
首先，PCI總線周期單步中斷除錯(cuò)裝置2在所要檢視的PCI總線周期的期間中發(fā)出要求總線主控權(quán)REQ#信號(hào)經(jīng)由轉(zhuǎn)接裝置4送至筆記本計(jì)算機(jī)1，以要求筆記本計(jì)算機(jī)1交出后續(xù)總線周期的主控權(quán)。
當(dāng)筆記本計(jì)算機(jī)1的PCI總線仲裁器(Arbiter)響應(yīng)總線仲裁許可信號(hào)GNT#信號(hào)認(rèn)可前，PCI總線周期單步中斷除錯(cuò)裝置2會(huì)將所歷經(jīng)的各個(gè)總線周期的地址(Address)、數(shù)據(jù)(Data)、命令(Command)等信號(hào)狀態(tài)分別鎖存住，并且利用周期數(shù)計(jì)數(shù)器242記錄所歷經(jīng)總線周期的次數(shù)(遞增1)。
而在PCI總線仲裁器響應(yīng)GNT#信號(hào)后，該P(yáng)CI總線周期單步中斷除錯(cuò)裝置2會(huì)在所經(jīng)歷的最后一個(gè)總線周期結(jié)束之后，致能IRDY#，并將其維持于低電位。此時(shí)，PCI總線上的動(dòng)作均暫停，而PCI總線周期單步中斷除錯(cuò)裝置2會(huì)致能MASTER_OC#信號(hào)，此一信號(hào)通過(guò)信號(hào)連接線傳送到遠(yuǎn)程主控臺(tái)3的除錯(cuò)信息搜集裝置30。
當(dāng)遠(yuǎn)程主控臺(tái)3的除錯(cuò)信息搜集裝置30偵測(cè)到該P(yáng)CI總線周期單步中斷除錯(cuò)裝置2所送來(lái)的MASTER_OC#信號(hào)后，除錯(cuò)信息搜集裝置30即通過(guò)中斷請(qǐng)求信號(hào)產(chǎn)生電路301觸發(fā)一硬件中斷請(qǐng)求信號(hào)INTA#至遠(yuǎn)程主控臺(tái)3的PCI總線372，以向遠(yuǎn)程主控臺(tái)3的中央處理單元31要求處理該一中斷請(qǐng)求。而經(jīng)由中斷處理程序軟件的執(zhí)行，除錯(cuò)信息搜集裝置30會(huì)令中央處理單元31發(fā)出一連串的輸入/輸出(I/O)讀取及內(nèi)存寫入(Memory Write)指令，通過(guò)除錯(cuò)信息搜集裝置30的控制邏輯電路產(chǎn)生電路305分別產(chǎn)生控制信號(hào)讀取RD_CONTROL、數(shù)據(jù)讀取RD_DATA、地址讀取RD_ADDRESS等信號(hào)，以分別將輸入/輸出地址緩沖器302、輸入/輸出數(shù)據(jù)緩沖器303、及輸入/輸出控制信號(hào)緩沖器304的輸出門逐一打開，使由PCI總線周期單步中斷除錯(cuò)裝置2所送來(lái)的除錯(cuò)信息逐一經(jīng)由PCI總線372送至中央處理單元31，并寫入內(nèi)存32的除錯(cuò)消息緩沖區(qū)321中。
在除錯(cuò)信息均已寫入除錯(cuò)消息緩沖區(qū)321之后，中斷處理程序會(huì)令除錯(cuò)信息搜集裝置30的控制邏輯電路產(chǎn)生電路305發(fā)送一解除中斷請(qǐng)求信號(hào)INT_DST，以通知中斷請(qǐng)求信號(hào)產(chǎn)生電路301解除中斷請(qǐng)求，該控制邏輯電路產(chǎn)生電路305并產(chǎn)生一開關(guān)仿真信號(hào)SW_EMULATE，此信號(hào)經(jīng)由信號(hào)連接線被送回PCI總線周期單步中斷除錯(cuò)裝置2。由于該開關(guān)仿真信號(hào)SW_EMULATE實(shí)際上等效于開關(guān)的切換，因此PCI總線周期單步中斷除錯(cuò)裝置2的開關(guān)次數(shù)計(jì)數(shù)器246于偵測(cè)到該SW_EMULATE信號(hào)的下降緣時(shí)，會(huì)自動(dòng)向上計(jì)數(shù)一次。
此時(shí)，如果圖3中的周期數(shù)計(jì)數(shù)器242與關(guān)關(guān)次數(shù)計(jì)數(shù)器246的計(jì)數(shù)值并不相等，則PCI總線周期單步中斷除錯(cuò)裝置2會(huì)再度致能MASTER_OC#信號(hào)，通知除錯(cuò)信息搜集裝置30繼續(xù)由PCI總線周期單步中斷除錯(cuò)裝置2抓取已被鎖存住的剩余總線周期的除錯(cuò)信息。該MASTER_OC#信號(hào)可以下列代表式予以說(shuō)明MASTER_OC#＝(OC0#&OC1#&...&OCn#)+MASTER_IRDY#，其中OC0#、OC1#、...OCn#分別代表PCI總線周期單步中斷除錯(cuò)裝置上各個(gè)緩沖器的輸出控制信號(hào)，而MASTER_IRDY#代表PCI總線周期單步中斷除錯(cuò)裝置所產(chǎn)生的IRDY#信號(hào)，’&’代表與門，’+’代表或門。
當(dāng)PCI總線周期單步中斷除錯(cuò)裝置2中的周期數(shù)計(jì)數(shù)器242及開關(guān)次數(shù)計(jì)數(shù)器246的計(jì)數(shù)值相等時(shí)，代表所鎖存住的總線周期除錯(cuò)信息均已搜集完畢，此時(shí)PCI總線周期單步中斷除錯(cuò)裝置2會(huì)結(jié)束REQ#及IRDY#信號(hào)的致能狀態(tài)，把總線控制權(quán)交回給筆記本計(jì)算機(jī)1，恢復(fù)正常的PCI總線周期的進(jìn)行。而藉由MASTER_REQ#、MASTER_IRDY#、MASTER_OC#、SW_EMULATE等信號(hào)的持續(xù)產(chǎn)生，便可在無(wú)須按鍵切換的情況下，自動(dòng)將后續(xù)所進(jìn)行的各個(gè)PCI總線周期的信息記錄于遠(yuǎn)程主控臺(tái)的內(nèi)存緩沖區(qū)。而通過(guò)遠(yuǎn)程主控臺(tái)軟件程序的運(yùn)行，經(jīng)由內(nèi)存緩沖區(qū)所搜集到的所有除錯(cuò)相關(guān)信息，可被儲(chǔ)存到數(shù)據(jù)儲(chǔ)存裝置(如硬盤機(jī))，以作為進(jìn)一步除錯(cuò)分析及統(tǒng)計(jì)之用。
綜上所述，本發(fā)明所提供的上述除錯(cuò)方法及裝置確具高度的產(chǎn)業(yè)利用價(jià)值。而上述實(shí)施例說(shuō)明，僅為本發(fā)明的較佳實(shí)施例說(shuō)明，任何本領(lǐng)域的普通技術(shù)人員當(dāng)可依據(jù)本發(fā)明的上述實(shí)施例說(shuō)明而作其它種種的改良及變化。然而這些依據(jù)本發(fā)明實(shí)施例所作的種種改良及變化，當(dāng)仍屬于本發(fā)明所保護(hù)的專利范圍內(nèi)。
權(quán)利要求
1.一種筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，用以擷取一筆記本計(jì)算機(jī)于除錯(cuò)周期中的PCI總線周期除錯(cuò)相關(guān)信息，該筆記本計(jì)算機(jī)配置有一承座連接器，且在承座連接器中包括有PCI總線信號(hào)，該除錯(cuò)裝置包括有一轉(zhuǎn)接裝置，包括有第一連接器，可連接于該筆記本計(jì)算機(jī)的承座連接器，以使其信號(hào)腳位經(jīng)由該承座連接器與筆記本計(jì)算機(jī)的PCI總線信號(hào)連接；第二連接器，具有預(yù)先定義的固定信號(hào)腳位，各固定信號(hào)腳位經(jīng)由內(nèi)部連接線連接于該第一連接器的信號(hào)腳位，以將筆記本計(jì)算機(jī)的PCI總線信號(hào)引出至第二連接器的固定信號(hào)腳位；一PCI總線周期單步中斷除錯(cuò)裝置，可連接于該轉(zhuǎn)接裝置的第二連接器，以通過(guò)該轉(zhuǎn)接裝置及承座連接器而與筆記本計(jì)算機(jī)的PCI總線信號(hào)連接；其中該P(yáng)CI總線周期單步中斷除錯(cuò)裝置在欲檢視的筆記本計(jì)算機(jī)PCI總線周期中取得該筆記本計(jì)算機(jī)的總線主控權(quán)，并擷取該P(yáng)CI總線周期的除錯(cuò)相關(guān)信息及信號(hào)。
2.如權(quán)利要求1所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，其更包括有一除錯(cuò)信息搜集裝置，其連接于該P(yáng)CI總線周期單步中斷除錯(cuò)裝置，使該除錯(cuò)信息搜集裝置得以搜集該P(yáng)CI總線周期單步中斷除錯(cuò)裝置所送出的除錯(cuò)相關(guān)信息及信號(hào)。
3.如權(quán)利要求2所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，其中該除錯(cuò)信息搜集裝置配置在一遠(yuǎn)程主控臺(tái)，兩者間藉由連接器及信號(hào)連接線予以連接。
4.如權(quán)利要求1所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，其中該P(yáng)CI總線周期單步中斷除錯(cuò)裝置包括有一地址及命令鎖存控制電路，可在欲除錯(cuò)的筆記本計(jì)算機(jī)PCI總線周期中將該筆記本計(jì)算機(jī)的地址及命令信號(hào)予以鎖存至一地址及命令鎖存寄存器中；一數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路，可在欲除錯(cuò)的筆記本計(jì)算機(jī)PCI總線周期中將該筆記本計(jì)算機(jī)的數(shù)據(jù)及字節(jié)致能信號(hào)予以鎖存至一數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器中；一計(jì)數(shù)控制電路，包括有一周期數(shù)譯碼器，用以譯碼出該周期數(shù)計(jì)數(shù)器的周期數(shù)，并將該譯碼出的信號(hào)分別送至該地址及命令鎖存控制電路及數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路；一緩沖器控制邏輯電路，用以產(chǎn)生緩沖器控制信號(hào)，以分別將該地址及命令鎖存控制電路及數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路中的信號(hào)分別送入一地址及命令鎖存寄存器及一數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器中。
5.如權(quán)利要求4所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，其中該地址及命令鎖存控制電路中的地址及命令鎖存寄存器是一先進(jìn)先出寄存器，而該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路中的數(shù)據(jù)及字節(jié)致能信號(hào)鎖存寄存器亦是一先進(jìn)先出寄存器。
6.如權(quán)利要求4所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，其中該P(yáng)CI總線周期單步中斷除錯(cuò)裝置更包括有一顯示裝置，用以顯示該P(yáng)CI總線周期單步中斷除錯(cuò)裝置所擷取到的除錯(cuò)相關(guān)信息。
7.如權(quán)利要求6所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，其中該顯示裝置包括有一地址及命令顯示單元，連接于該地址及命令鎖存控制電路中的地址及命令緩沖器，用以顯示欲除錯(cuò)周期的被鎖存地址及命令狀態(tài)；一數(shù)據(jù)及字節(jié)致能信號(hào)顯示單元，連接于該數(shù)據(jù)及字節(jié)致能信號(hào)鎖存控制電路中的數(shù)據(jù)及字節(jié)致能信號(hào)緩沖器，用以顯示欲除錯(cuò)周期的被鎖存數(shù)據(jù)及字節(jié)致能信號(hào)的狀態(tài)。
8.一種筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)方法，藉由一PCI總線周期單步中斷除錯(cuò)裝置擷取一筆記本計(jì)算機(jī)于除錯(cuò)周期中的PCI總線周期除錯(cuò)相關(guān)信息，該筆記本計(jì)算機(jī)配置有一承座連接器，且在承座連接器中包括有PCI總線信號(hào)，該方法包括有將該P(yáng)CI總線周期單步中斷除錯(cuò)裝置經(jīng)由一轉(zhuǎn)接裝置連接至筆記本計(jì)算機(jī)的承座連接器，該轉(zhuǎn)接裝置包括有第一連接器、第二連接器、以及連接于第一連接器與第二連接器間的內(nèi)部連接線；將筆記本計(jì)算機(jī)的PCI總線信號(hào)經(jīng)由該轉(zhuǎn)接裝置的第一連接器、內(nèi)部連接線而傳送至第二連接器的固定信號(hào)腳位；由該P(yáng)CI總線周期單步中斷除錯(cuò)裝置取得筆記本計(jì)算機(jī)的總線主控權(quán)；該P(yáng)CI總線周期單步中斷除錯(cuò)裝置將所要檢視的筆記本計(jì)算機(jī)的歷經(jīng)總線周期的除錯(cuò)相關(guān)信息分別予以擷取鎖存。
9.如權(quán)利要求8所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)方法，更包括將該P(yáng)CI總線周期單步中斷除錯(cuò)裝置所擷取到的筆記本計(jì)算機(jī)PCI總線周期的除錯(cuò)相關(guān)信息分別予以顯示在一顯示裝置的步驟。
10.如權(quán)利要求8所述的筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)方法，其中該P(yáng)CI總線周期單步中斷除錯(cuò)裝置所擷取到的筆記本計(jì)算機(jī)PCI總線周期的除錯(cuò)相關(guān)信息包括該P(yáng)CI總線周期的地址、數(shù)據(jù)、命令信息。
全文摘要
本發(fā)明公開了一種筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)裝置，將一PCI總線周期單步中斷除錯(cuò)裝置經(jīng)由一轉(zhuǎn)接裝置連接至筆記本計(jì)算機(jī)的承座連接器，以使該P(yáng)CI總線周期單步中斷除錯(cuò)裝置得以擷取該筆記本計(jì)算機(jī)于除錯(cuò)周期中的PCI總線周期除錯(cuò)相關(guān)信息。該轉(zhuǎn)接裝置，包括有第一連接器、第二連接器、及連接于該第一連接器及第二連接器間的內(nèi)部連接線，以將筆記本計(jì)算機(jī)的PCI總線信號(hào)引出至第二連接器的固定信號(hào)腳位，該P(yáng)CI總線周期單步中斷除錯(cuò)裝置即可通過(guò)該轉(zhuǎn)接裝置、承座連接器而擷取筆記本計(jì)算機(jī)PCI總線周期的除錯(cuò)相關(guān)信息。本發(fā)明還公開了一種筆記本計(jì)算機(jī)的PCI總線周期除錯(cuò)方法。
文檔編號(hào)G06F11/22GK1622043SQ200310118119
公開日2005年6月1日 申請(qǐng)日期2003年11月25日 優(yōu)先權(quán)日2003年11月25日
發(fā)明者蔡俊男 申請(qǐng)人:神達(dá)電腦股份有限公司