專利名稱：一種實現(xiàn)sdram兼容設計的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種SDRAM的應用技術(shù)，更確切地說是涉及地址復用邏輯與SDRAM實現(xiàn)兼容的技術(shù)，可以應用于任何使用處理器和存儲器的場合，如通信、計算機、人工智能、儀器儀表等。
背景技術(shù)：
在某些情況下，處理器的SDRAM控制器送出的地址是線性地址，但是SDRAM以及使用了SDRAM的內(nèi)存條要求的地址卻是行、列復用的地址(如分別復用內(nèi)存條地址NA0-NA12為行地址與列地址)，為了讓處理器能夠訪問SDRAM，必須在處理器與SDRAM之間增加一個地址復用邏輯單元，由這個地址復用邏輯單元對處理器送出的線性地址進行行、列復用，再將復用后的行、列地址送給SDRAM或SDRAM內(nèi)存條，處理器與SDRAM間的連接關(guān)系如圖1所示。圖中，在處理器11與SDRAM 12之間設置了一個地址復用邏輯單元13，地址復用邏輯單元13在處理器11輸出的控制信號作用下，將處理器11輸出的線性地址處理成行列復用地址送SDRAM的地址輸入端，SDRAM 12在處理器11輸出的控制信號作用下，與處理器11進行數(shù)據(jù)的雙向讀寫操作。
地址復用邏輯單元13的行列地址復用方式如圖2所示。處理器將包含行列地址信息以及BANK選擇信號的線性地址送給地址復用邏輯單元13，地址復用邏輯單元13將這些線性地址鎖存，再根據(jù)處理器送來的行列指示PSDMUX信號，按事先設定好的規(guī)則進行地址信號的分割，分出行地址、列地址和BANK選擇信號，然后按行地址在先、列地址在后的順序，將行、列復用地址送給SDRAM，在送出行、列復用地址的同時送出BANK選擇信號。
常用的SDRAM，根據(jù)容量的不同，其地址線的驅(qū)動方式主要有以下幾類12行×9列、12行×10列、13行×10列等。驅(qū)動方式的不同將導致處理器輸出線性地址所包含信息的變化，比如說使用12行×9列的SDRAM時，處理器的地址線A20～A28輸出列地址信息(9列)，A18～A19輸出BANK選擇信息，A6～A17輸出行地址信息(12行)。下表1列出采用12行×9列的SDRAM內(nèi)存條時，處理器地址線A[6-28]對行列地址及BANK選擇信號的分配(表中處理器地址高位A
，地址低位A[29-31])

表1但是如果使用12行×10列的SDRAM內(nèi)存條時，則處理器的地址線A19～A28將輸出列地址信息(10列)，A17～A18將輸出BANK選擇信息，A5～A16將輸出行地址信息(12行)。下表2列出采用12行×10列的內(nèi)存條時，處理器地址線A[5-28]對行列地址及BANK選擇信號的分配(表中處理器地址高位A
，地址低位A[29-31])

表2比較以上兩種驅(qū)動方式，發(fā)現(xiàn)后者雖然列地址僅增加了一位，結(jié)果導致了處理器線性地址各位的信息發(fā)生了很大的變化，因此要使同樣的印制電路板(PCB)設計能夠兼容不同容量的SDRAM，地址復用邏輯單元必須能夠靈活地兼容各種復用方式，即根據(jù)不同的內(nèi)存條靈活地設計不同的地址復用方式，從而設計不同的地址復用邏輯單元。
通常的做法是讓處理器CPU和地址復用邏輯單元握手，處理器CPU通過I2C總線讀內(nèi)存條上的信息，確定內(nèi)存條的規(guī)格(型號、容量)，再將該內(nèi)存條的規(guī)格信息通知地址復用邏輯單元，這樣地址復用邏輯單元就可以據(jù)此選擇相應的地址復用方式，將線性地址轉(zhuǎn)換為行、列復用地址。
這種方式的實現(xiàn)過程比較復雜，需要預先列舉出各種不同容量SDRAM的地址復用方式，由于將來的內(nèi)存條升級后的規(guī)格是不可預計的，導致地址復用邏輯單元可能也要升級；而且由于地址復用邏輯單元要和處理器CPU握手，握手協(xié)議復雜，因此可靠性不好，而且會占用CPU和地址復用邏輯單元大量的資源。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種實現(xiàn)SDRAM兼容設計的方法，針對不同容量的SDRAM導致處理器線性地址信息發(fā)生很大變化的問題，提出一種解決方案，不需要處理器CPU和地址復用邏輯單元之間握手，而且地址復用邏輯單元不用預先列舉不同的地址復用方式。
實現(xiàn)本發(fā)明目的的技術(shù)方案是這樣的一種實現(xiàn)SDRAM兼容設計的方法，其特征在于包括保持處理器CPU的BANK選擇地址和列地址的管腳位置不變；以一基本行、列配置的SDRAM為基礎(chǔ)，在SDRAM的行地址相對于基本行配置增加時，或在SDRAM的列地址相對于基本列配置增加時，或在SDRAM的行、列地址相對于基本行、列配置增加時，處理器CPU都只在地址高位管腳位置上增加行地址；地址復用邏輯單元將相對于基本行配置增加的行地址復用到SDRAM的高位行地址線上，和將相對于基本列配置增加的行地址轉(zhuǎn)換成列地址復用到SDRAM的高位列地址線上。
所述地址復用邏輯單元，在處理器CPU送出的行列地址指示信號PSDMUX為行地址期間，將相對于基本行配置增加的行地址復用到SDRAM的高位行地址線上；在處理器CPU送出的行列地址指示信號PSDMUX為列地址期間，將相對于基本列配置增加的行地址轉(zhuǎn)換成列地址復用到SDRAM的高位列地址線上。
所述的地址復用邏輯單元，對處理器CPU送出的包含行列地址信息及BANK選擇信號的線性地址進行鎖存；根據(jù)所述的行列地址指示信號PSDMUX的邏輯狀態(tài)，對上述線性地址進行行列地址分割，再分別復用到所述的SDRAM的地址線上。
處理器CPU在上電后，通過I2C總線讀SDRAM內(nèi)存條上的EEPROM，來判斷當前內(nèi)存條的型號；處理器CPU根據(jù)當前內(nèi)存條的型號，進行自身SDRAM控制器寄存器的配置。
本發(fā)明的技術(shù)方案，特別是在SDRAM有列地址增加的情況下，處理器CPU可以通過增加行地址的辦法，再由地址復用邏輯單元將行地址轉(zhuǎn)換成列地址，從而兼容不同規(guī)格的SDRAM。
本發(fā)明采用行列地址轉(zhuǎn)換的方法來實現(xiàn)SDRAM兼容設計，該方法通過改變行列地址的變換方式分別對不同容量SDRAM的地址線進行驅(qū)動，進而兼容各種容量的SDRAM。
本發(fā)明的技術(shù)方案，不需要與處理器軟件握手，操作簡單，邏輯實現(xiàn)方便，可以很靈活可靠地兼容不同驅(qū)動方式的SDRAM。


圖1是處理器與SDRAM連接關(guān)系示意圖；圖2是地址復用單元的復用方式示意圖；圖3是本發(fā)明在行列地址轉(zhuǎn)換后，內(nèi)存條地址基于頁交錯模式下的行、列地址分配示意圖。
具體實施例方式
本發(fā)明的技術(shù)方案是通過采用行列地址轉(zhuǎn)換的方法來實現(xiàn)與SDRAM兼容的。在有列地址增加的情況下，處理器CPU可以通過增加行地址的辦法，由地址復用邏輯單元將行地址轉(zhuǎn)換成列地址，從而兼容不同規(guī)格的SDRAM。
目前SDRAM的發(fā)展趨勢經(jīng)歷了由12行×9列到12行×10列再到13行×10列等的規(guī)格變化，由此可見行、列地址都有增加的趨勢。如果只是單純的行地址增加，地址復用邏輯單元的兼容設計可以比較方便地實現(xiàn)，可是實現(xiàn)列地址增加就比較困難，因為列地址的增加會涉及到行地址和bank選擇信號的位置變化，就很難做到地址復用邏輯單元對各種內(nèi)存條規(guī)格(型號)的兼容。
僅需要升級行地址時，處理器CPU采用行地址增加的辦法升級。這在現(xiàn)有技術(shù)中是容易實現(xiàn)的。
僅需要升級列地址時，采用本發(fā)明的增加行地址的辦法升級。如由表1反映出的12行×9列×4 BANK內(nèi)存條行列地址配置(基本配置)升級為由表2反映出的12行×10列×4 BANK內(nèi)存條行列地址配置，需要按本發(fā)明的增加行地址方法轉(zhuǎn)換為13行×9列×4 BANK的內(nèi)存條行列地址配置，采用這種方案時60X地址線的配置如表3所示。處理器的地址線A20～A28將輸出列地址信息(9列)，A18～A19將輸出BANK選擇信息，A5～A17將輸出行地址信息(13行)。

表3比較表3與表1，可以看出，升級后的內(nèi)存條行列地址配置相對于基本行列配置，保持BANK和列地址的位置(A[18-19]，A[20-28])不變，只是在邏輯上升級了行地址(行地址從A[6-17]升級為A[5-17])。
需要同時升級行、列地址時，也采用行地址增加的辦法升級。如由表1反映出的12行×9列×4 BANK內(nèi)存條行列地址配置(基本配置)升級為由下表4反映出的13行×10列×4 BANK內(nèi)存條行列地址配置

表4需要按本發(fā)明的增加行地址方法轉(zhuǎn)換為14行×9列×4 BANK的內(nèi)存條行列地址配置，采用這種方案時60X地址線的配置如下表5所示。處理器的地址線A20～A28將輸出列地址信息(9列)，A18～A19將輸出BANK選擇信息，A4～A17將輸出行地址信息(14行)

表5比較表5與表1，可以看出，升級后的內(nèi)存條行列地址配置相對于基本行列配置，保持BANK和列地址的位置(A[18-19]，A[20-28])不變，只是在邏輯上升級了行地址(行地址從A[6-17]升級為A[4-17])。
如此，所有的SDRAM升級，無論是行地址或者列地址的升級還是行地址與列地址的同時升級，處理器在邏輯中都只是升級行地址，相對于目前最基本的12行×9列的配置，BANK和列地址的位置都不變。這樣就可以很方便的做到與各種型號SDRAM的兼容。
對于SDRAM從12行×9列×4 BANK的配置升級為13行×10列×4 BANK的配置的情況，SDRAM進行地址復用的時候，地址復用邏輯單元將處理器CPU的高位行地址線A5復用到SDRAM的高位列地址線NA9上(內(nèi)存條地址NA0-NA9，在行列地址指示信號PSDMUX＝0時，NA0-NA9上接收的是列地址信號)，然后地址復用邏輯單元將處理器CPU的高位行地址線A4復用到SDRAM的高位行地址線NA12上(內(nèi)存條地址NA0-NA12，在行列地址指示信號PSDMUX＝1時，NA0-NA12上接收的是行地址信號)。這樣無論SDRAM怎樣升級，我們只升級行地址線，列地址和BANK選擇信號的管腳位置都不變，其地址復用邏輯單元對應CPU地址與內(nèi)存條地址的地址復用關(guān)系，如圖3中所示的行列地址轉(zhuǎn)換后地址復用邏輯單元在頁交錯模式(PBI)下的行、列地址分配(地址復用邏輯單元的另一種交錯模式是BANK交錯模式BBI)。
處理器CPU邏輯經(jīng)如此修改后，可以兼容64MB、128MB、256MB內(nèi)存條SDRAM。當使用64MB內(nèi)存條時，由于64MB內(nèi)存條是12行×9列×4 BANK的，對于多余的行地址A5雖然邏輯引入，但引入的為內(nèi)存條的NA9腳，因此在訪問的時候是沒有影響的。同樣對于12行×10列×4 BANK的內(nèi)存條，對于多余的行地址A4雖然邏輯引入，但引入的為內(nèi)存條的空腳(NC)，因而在訪問的時候也是沒有影響的。無論是64MB還是128MB，只要處理器CPU的SDRAM控制器，通過I2C總線讀EEPROM配置，就可以靈活兼容各種型號的SDRAM。
采用本發(fā)明的方法后，內(nèi)存單元SDRAM在邏輯上的排列是連續(xù)的，但是在物理上的排列是不連續(xù)的。
具體應用時，如處理器選用MOTOROLA的MPC8260，MPC8260的60X總線掛接了64MByte的SDRAM內(nèi)存條，其驅(qū)動方式為12行×9列×4BANK。MPC8260的60X總線工作在兼容模式的時候，其60x地址線輸出的地址不是SDRAM所要求的行列復用的地址，而是線性的地址，各地址信號的功能分配如表1所示。
當MPC8260需要訪問內(nèi)存單元時，MPC8260送出對應的線性地址(A0-A31)，地址復用邏輯單元將線性地址鎖存，并根據(jù)來自MPC826的行列地址指示信號PSDMUX的狀態(tài)，對此線性地址進行行列地址分割，按先行后列的輸出順序送SDRAM的地址線NA0-NA12。
當PSDMUX＝1時，為行地址期間，邏輯將MPC8260的A6、SDA10、A8-A17這些管腳的值復用到內(nèi)存條的地址管腳A11-A0上。SDRAM地址A10與8260地址線中的A7對應，但不相連，只與MPC8260的SDA10相連。SDA10是SDRAM控制機制的特殊引腳，此信號在行地址期間作為SDRAM地址A10使用，在列地址期間作為命令使用。A19、A18送到SDRAM的BANK選擇線BA0、BA1，也可將MODCK3、MODCK2(多功能管腳，分別復用于BNKSEL2、BNKSEL1)送到SDRAM的BANK選擇線，實現(xiàn)BANK選擇。
當PSDMUX＝0時，為列地址期間，地址復用邏輯單元將MPC8260的A20-A28這些管腳的值復用到內(nèi)存條的地址管腳NA0-NA8上。
采用64Mbyte即12行×9列×4BANK的內(nèi)存條時，地址復用邏輯的復用方式按照表1進行。
隨著器件升級和業(yè)務對內(nèi)存的需要，當所使用的內(nèi)存條要升級為128MByte，其驅(qū)動方式為12行×10列×4BANK時，由于列地址的增加，需要對地址復用邏輯的復用方式進行修改，按上表3所示進行配置。因為要升級的128MB內(nèi)存條為12×10×4 BANK，相對于原來的64MB增加了一根列地址線。但為了避免地址復用邏輯和BIOS版本的升級以及向下版本的兼容，我們采用行地址增加的辦法升級，即將內(nèi)存條視為13×9×4，地址復用的時候，地址復用邏輯單元將MPC8260的高位行地址線A5復用到SDRAM的高位列地址線NA9上。
處理器CPU上電后，軟件通過I2C讀內(nèi)存條上的EEPROM規(guī)格來判斷內(nèi)存條的型號，軟件會根據(jù)內(nèi)存條的EEPROM型號配置相應的SDRAM控制器寄存器，即進行自身SDRAM控制器寄存器的配置。
權(quán)利要求
1.一種實現(xiàn)SDRAM兼容設計的方法，其特征在于包括保持處理器CPU的BANK選擇地址和列地址的管腳位置不變；以一基本行、列配置的SDRAM為基礎(chǔ)，在SDRAM的行地址相對于基本行配置增加時，或在SDRAM的列地址相對于基本列配置增加時，或在SDRAM的行、列地址相對于基本行、列配置增加時，處理器CPU都只在地址高位管腳位置上增加行地址；地址復用邏輯單元將相對于基本行配置增加的行地址復用到SDRAM的高位行地址線上，和將相對于基本列配置增加的行地址轉(zhuǎn)換成列地址復用到SDRAM的高位列地址線上。
2.根據(jù)權(quán)利要求1所述的實現(xiàn)SDRAM兼容設計的方法，其特征在于所述地址復用邏輯單元，在處理器CPU送出的行列地址指示信號PSDMUX為行地址期間，將相對于基本行配置增加的行地址復用到SDRAM的高位行地址線上；在處理器CPU送出的行列地址指示信號PSDMUX為列地址期間，將相對于基本列配置增加的行地址轉(zhuǎn)換成列地址復用到SDRAM的高位列地址線上。
3.根據(jù)權(quán)利要求2所述的實現(xiàn)SDRAM兼容設計的方法，其特征在于所述的地址復用邏輯單元，對處理器CPU送出的包含行列地址信息及BANK選擇信號的線性地址進行鎖存；根據(jù)所述的行列地址指示信號PSDMUX的邏輯狀態(tài)，對上述線性地址進行行列地址分割，再分別復用到所述的SDRAM的地址線上。
4.根據(jù)權(quán)利要求1所述的實現(xiàn)SDRAM兼容設計的方法，其特征在于處理器CPU在上電后，通過I2C總線讀SDRAM內(nèi)存條上的EEPROM，來判斷當前內(nèi)存條的型號；處理器CPU根據(jù)當前內(nèi)存條的型號，進行自身SDRAM控制器寄存器的配置。
全文摘要
本發(fā)明涉及一種實現(xiàn)SDRAM兼容設計的方法，包括保持處理器CPU的BANK選擇地址和列地址的管腳位置不變；以一基本行、列配置的SDRAM為基礎(chǔ)，在SDRAM的行地址相對于基本行配置增加時，或在SDRAM的列地址相對于基本列配置增加時，或在SDRAM的行、列地址相對于基本行、列配置均增加時，處理器CPU都只在地址高位管腳位置上增加行地址；地址復用邏輯單元將相對于基本行配置增加的行地址復用到SDRAM的高位行地址線上，和將相對于基本列配置增加的行地址轉(zhuǎn)換成列地址復用到SDRAM的高位列地址線上。對于SDRAM的升級，處理器CPU只在地址高位管腳位置上增加行地址，由地址復用邏輯單元通過行列地址轉(zhuǎn)換，對不同容量SDRAM的地址線進行驅(qū)動，進而兼容各種容量的SDRAM。
文檔編號G06F12/10GK1614571SQ20031011323
公開日2005年5月11日 申請日期2003年11月7日 優(yōu)先權(quán)日2003年11月7日
發(fā)明者方衛(wèi)峰, 魏孔剛, 李友誼, 牛從亮, 謝建湘 申請人:華為技術(shù)有限公司