專利名稱：第一種除數(shù)是15×2的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子器件中的除法器，特別涉及一種除數(shù)是15×2n的快速除法器，其中n為0、1、2、3、……n整數(shù)。
背景技術(shù)：
在數(shù)字信號處理的各種運算中，除法是最為復(fù)雜、也是最有潛力可以挖掘的一種運算。在通用的CPU、DSP中往往不專門用硬件實現(xiàn)一個除法器，原因是在一般的應(yīng)用場合中除法所占的比例非常小，而且除法器的設(shè)計較其他運算部件要復(fù)雜很多，所以通常的做法是在其他運算部件如ALU和/或乘法器的基礎(chǔ)上編寫軟件，構(gòu)成除法運算子程序。但在特定的應(yīng)用領(lǐng)域如在數(shù)制轉(zhuǎn)換、數(shù)據(jù)解包時情況有所不同，若除法運算占有相當(dāng)?shù)谋戎兀瑔渭兪褂密浖龀ㄟ\算往往無法滿足要求。
在ZL89106625.X專利文件中公開了一種冗余碼高速陣列除法器，在ZL00121760.7專利文件中公開了一種高基除法器及方法，在ZL99121853.1專利文件中公開了一種低速限的低抖動率分?jǐn)?shù)除法器，在ZL01110397.3專利文件中公開了一種超長度的陣列式組合邏輯除法器，在ZL01132302.7專利文件中公開了一種除法器。其共同缺點是結(jié)構(gòu)復(fù)雜，使用元器件多，運算速度慢。尤其是要求特別高速除法運算的場合，現(xiàn)有的除法器無法滿足需要。

發(fā)明內(nèi)容
本發(fā)明要解決現(xiàn)有除法器技術(shù)中結(jié)構(gòu)復(fù)雜、元器件多、運算速度慢的問題，從而提供第一種除數(shù)是15×2n，其中n為0、1、2、3、……n整數(shù)的快速除法器。
本發(fā)明的技術(shù)解決方案如下除數(shù)為15×2n，被除數(shù)是119×2n+2n-1，當(dāng)n＝0時的快速運算除法器的電路原理圖如圖1所示，其電路連接關(guān)系是輸入端I1連接加法器ADD435的Y3腳、同時連接加法器ADD3131的X3腳；輸入端I2連接加法器ADD435的Y2腳、同時連接加法器ADD3131的X2腳；輸入端I3連接加法器ADD435的Y1腳、同時連接加法器ADD3131的X1腳；輸入端I4連接加法器ADD435的X4腳；輸入端I5連接加法器ADD435的X3腳；輸入端I6連接加法器ADD435的X2腳；輸入端I7連接加法器ADD435的X1腳；ADD435的輸出F1腳連接加法器ADD414的輸入X1腳；ADD435的輸出F2腳連接加法器ADD414的輸入X2腳；ADD435的輸出F3腳連接加法器ADD414的輸入X3腳；ADD435的輸出F4腳連接加法器ADD414的輸入X4腳；ADD435的輸出F5腳連接加法器ADD414的輸入Y1腳、同時連接加法器ADD3131的輸入Y1腳；ADD3131的輸出F1腳連接加法器ADD3132的輸入X1腳；ADD3131的輸出F2腳連接加法器ADD3132的輸入X2腳；ADD3131的輸出F3腳連接加法器ADD3132的輸入X3腳；ADD414的輸出F1腳連接與門A2的輸入1腳、同時連接與門A6的輸入2腳；ADD414的輸出F2腳連接與門A2的輸入2腳、同時連接與門A5的輸入2腳；ADD414的輸出F3腳連接與門A2的輸入3腳、同時連接與門A4的輸入2腳；ADD414的輸出F4腳連接與門A2的輸入4腳、同時連接與門A3的輸入2腳；與門A2的輸出5腳連接非門N1的輸入1腳、同時連接加法器ADD3132的輸入Y1腳；非門N1的輸出2腳同時連接與門A3的輸入1腳、與門A4的輸入1腳、與門A5的輸入1腳、與門A6的輸入1腳；加法器ADD3132的輸出F1連接除法結(jié)果的二進制的商O3端；加法器ADD3132的輸出F2連接除法結(jié)果的二進制的商O2端；加法器ADD3132的輸出F3連接除法結(jié)果的二進制的商O1端；與門A3的輸出3腳連接除法結(jié)果的二進制的余數(shù)O4端；與門A4的輸出3腳連接除法結(jié)果的二進制的余數(shù)O5端；與門A5的輸出3腳連接除法結(jié)果的二進制的余數(shù)O6端；與門A6的輸出3腳連接除法結(jié)果的二進制的余數(shù)O7端。
能夠進行被除數(shù)是127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速運算的除法器的電路原理圖如圖2所示，是在上述圖1的除法器電路原理圖的基礎(chǔ)上，在加法器ADD3131和加法器ADD3132的左邊增加一個4輸入端與門A1，其電路的連接關(guān)系是輸入端I1連接與門A1的輸入3腳，輸入端I2連接與門A1的輸入2腳，輸入端I3連接與門A1的輸入1腳，輸入端I4連接與門A1的輸入4腳，與門A1的輸出5腳連接除法結(jié)果的二進制的商的O0端。
能進行被除數(shù)是0～119×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3…n整數(shù)時的快速運算的除法器的電路原理圖如圖3所示，是在上述圖1的除法器電路原理圖的基礎(chǔ)上，在加法器ADD435和ADD414、與門A6的右邊增加n條從輸入到輸出的連線I81-O81，I82-O82……I8n-O8n。
能夠進行被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3…n整數(shù)的快速運算的除法器的電路原理圖如圖4所示，是在上述圖2的除法器電路原理圖的基礎(chǔ)上，在加法器ADD435、加法器ADD414、與門A6的右邊增加n條從輸入到輸出的連線I81-O81、I82-O82……I8n-O8n。
能夠進行被除數(shù)是127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速運算的除法器的電路原理圖如圖5所示，是在上述圖1的除法器電路原理圖的基礎(chǔ)上，將加法器ADD3131采用加法器ADD3141，加法器ADD3132采用加法器ADD3142，并在加法器ADD3141和ADD3142的輸出端F4連接一個或門R1，其電路連接關(guān)系是，ADD3141的輸入X3腳連接除法器的輸入I1腳；ADD3141的輸入X2腳連接除法器的輸入I2腳；ADD3141的輸入X1腳連接除法器的輸入I3腳；ADD3141的輸入Y1腳連接加法器ADD435的輸出F5腳；ADD3141的輸出F1腳連接加法器ADD3142的輸入X1腳；ADD3141的輸出F2腳連接加法器ADD3142的輸入X2腳；ADD3141的輸出F3腳連接加法器ADD3142的輸入X3腳；ADD3141的輸出F4腳連接或門R1的輸入1腳；加法器ADD3142的輸出F1連接除法結(jié)果的二進制的商O3端；加法器ADD3142的輸出F2連接除法結(jié)果的二進制的商O2端；加法器ADD3142的輸出F3連接除法結(jié)果的二進制的商O1端；加法器ADD3142的輸出F4連接或門R1的輸入2腳；或門R1的輸出3腳連接除法結(jié)果的二進制的商O0端。
能夠進行被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3…n整數(shù)時的快速運算的除法器的電路原理圖如圖6所示，是在上述圖5的除法器電路原理圖的基礎(chǔ)上，在加法器ADD435、加法器ADD414及與門A6的右邊增加n條從輸入到輸出的連線I81-O81、I82-O82……I8n-O8n。
上述所說的加法器ADD435是能完成第一個加數(shù)最少是四位，第二個加數(shù)最少是三位，和數(shù)最少是五位功能的加法器。
上述所說的加法器ADD414是能完成第一個加數(shù)最少是四位，第二個加數(shù)最少是一位，和數(shù)最少是四位功能的加法器。
上述所說的加法器ADD3131、ADD3132可以全部或其中任意一個是能完成第一個加數(shù)最少是三位，第二個加數(shù)最少是一位，和數(shù)最少是三位功能的加法器。
上述所說的加法器ADD3141、ADD3142可以全部或其中任意一個是能完成第一個加數(shù)最少是三位，第二個加數(shù)最少是一位，和數(shù)最少是四位功能的加法器。
上述所說的能完成第一個加數(shù)是四位，第二個加數(shù)是三位，和數(shù)是五位功能的加法器的電路原理圖如圖7所示，其電路連接關(guān)系是加法器的輸入X1腳同時連接與非門NA3的輸入1腳、或非門NR7的輸入2腳、異或門XR4的輸入1腳；加法器的輸入X2腳同時連接與非門NA2的輸入1腳、或非門NR6的輸入2腳、異或門XR6的輸入1腳；加法器的輸入X3腳同時連接與非門NA1的輸入1腳、或非門NR5的輸入2腳、異或門XR5的輸入1腳；加法器的輸入X4腳同時連接非門N2的輸入1腳、異或門XR1的輸入1腳；加法器的輸入Y1腳同時連接與非門NA3的輸入2腳、或非門NR7的輸入1腳、異或門XR4的輸入2腳；加法器的輸入Y2腳同時連接與非門NA2的輸入2腳、或非門NR6的輸入1腳、異或門XR6的輸入2腳；加法器的Y3腳同時連接與非門NA1的輸入2腳、或非門NR5的輸入1腳、異或門XR5的輸入2腳；與非門NA1的輸出3腳同時連接與門A7的輸入1腳、與門A8的輸入1腳、與門A9的輸入1腳、與門A10的輸入1腳、與門A11的輸入1腳、與門A12的輸入1腳；與非門NA2的輸出3腳同時連接與門A8的輸入2腳、與門A9的輸入2腳、與門A11的輸入2腳、與門A12的輸入2腳、與門A13的輸入1腳、與門A14的輸入1腳；與非門NA3的輸出3腳同時連接與門A9的輸入3腳、與門A12的輸入3腳、與門A14的輸入2腳、或非門NR4的輸入2腳；或非門NR5的輸出3腳同時連接或非門NR1的輸入2腳、或非門NR2的輸入1腳；或非門NR6的輸出3腳同時連接二與門A7的輸入2腳、二與門A10的輸入2腳、或非門NR3的輸入1腳；或非門NR7的輸出3腳同時連接三與門A8的輸入3腳、三與門A11的輸入3腳、二與門A13的輸入2腳、或非門NR4的輸入1腳；非門N2的輸出2腳連接或非門NR1的輸入1腳；與門A7的輸出3腳連接或非門NR1的輸入3腳；與門A8的輸出4腳連接或非門NR1的輸入4腳；與門A9的輸出4腳連接或非門NR1的輸入5腳；與門A10的輸出3腳連接或非門NR2的輸入2腳；與門A11的輸出4腳連接或非門NR2的輸入3腳；與門A12的輸出4腳連接或非門NR2的輸入4腳；與門A13的輸出3腳連接或非門NR3的輸入2腳；與門A14的輸出3腳連接或非門NR3的輸入3腳；或非門NR2的輸出5腳連接異或門XR1的輸入2腳；或非門NR3的輸出4腳連接異或門XR2的輸入2腳；或非門NR4的輸出3腳連接異或門XR3的輸入2腳；異或門XR5的輸出3腳連接異或門XR2的輸入1腳；異或門XR6的輸出3腳連接異或門XR3的輸入1腳；異或門XR4的輸出3腳連接加法器的輸出F1腳；異或門XR3的輸出3腳連接加法器的輸出F2腳；異或門XR2的輸出3腳連接加法器的輸出F3腳；異或門XR1的輸出3腳連接加法器的輸出F4腳；或非門NR1的輸出6腳連接加法器的輸出F5腳。
上述所說的能完成第一個加數(shù)是四位，第二個加數(shù)是一位，和數(shù)是四位功能的加法器的電路原理圖如圖8所示，其電路連接關(guān)系是加法器的輸入X1腳同時連接與門A15的輸入1腳、與門A16的輸入1腳、與門A17的輸入2腳、異或門XR10的輸入2腳；加法器的輸入X2腳同時連接與門A15的輸入3腳、與門A16的輸入3腳、異或門XR9的輸入1腳；加法器的輸入X3腳同時連接與門A15的輸入4腳、異或門XR8的輸入1腳；加法器的輸入X4腳連接異或門XR7的輸入1腳；加法器的輸入Y1腳同時連接與門A15的輸入2腳、與門A16的輸入2腳、與門A17的輸入1腳、異或門XR10的輸入1腳；與門A15的輸出5腳連接異或門XR7的輸入2腳；與門A16的輸出4腳連接異或門XR8的輸入2腳；與門A17的輸出3腳連接異或門XR9的輸入2腳；異或門XR10的輸出3腳連接加法器的輸出F1腳；異或門XR9的輸出3腳連接加法器的輸出F2腳；異或門XR8的輸出3腳連接加法器的輸出F3腳；異或門XR7的輸出3腳連接加法器的輸出F4腳。
上述所說的能完成第一個加數(shù)是三位，第二個加數(shù)是一位，和數(shù)是三位功能的加法器的電路原理圖如圖9所示，其電路連接關(guān)系是加法器的輸入X1腳同時連接與門A18的輸入2腳、與門A19的輸入2腳、異或門XR13的輸入1腳；加法器的輸入X2腳同時連接與門A18的輸入3腳、異或門XR12的輸入1腳；加法器的輸入X3腳連接異或門XR11的輸入1腳；加法器的輸入Y1腳同時連接與門A18的輸入1腳、與門A19的輸入1腳、異或門XR13的輸入2腳；與門A18的輸出4腳連接異或門XR11的輸入2腳；與門A19的輸出3腳連接異或門XR12的輸入2腳；異或門XR13的輸出3腳連接加法器的輸出F1腳；異或門XR12的輸出3腳連接加法器的輸出F2腳；異或門XR11的輸出3腳連接加法器的輸出F3腳。
上述所說的能完成第一個加數(shù)是三位，第二個加數(shù)是一位，和數(shù)是四位功能的加法器的電路原理圖如圖10所示，其電路連接關(guān)系是加法器的輸入X1腳同時連接與門A20的輸入2腳、與門A21的輸入2腳、與門A22的輸入2腳、異或門XR16的輸入1腳；加法器的輸入X2腳同時連接與門A20的輸入3腳、與門A21的輸入3腳、異或門XR15的輸入1腳；加法器的輸入X3腳同時連接與門A20的輸入4腳、異或門XR14的輸入1腳；加法器的輸入Y1腳同時連接與門A20的輸入1腳、與門A21的輸入1腳、與門A22的輸入1腳、異或門XR16的輸入2腳；與門A21的輸出4腳連接異或門XR14的輸入2腳；與門A22的輸出3腳連接異或門XR15的輸入2腳；異或門XR16的輸出3腳連接加法器的輸出F1腳；異或門XR15的輸出3腳連接加法器的輸出F2腳；異或門XR14的輸出3腳連接加法器的輸出F3腳；與門A20的輸出5腳連接加法器的輸出F4腳。
本發(fā)明與現(xiàn)有技術(shù)相比有如下有益效果1.本發(fā)明除法器結(jié)構(gòu)簡單，使用的元器件少，造價低；2.本發(fā)明除法器可以進行除數(shù)為15×2n，其中n為0、1、2、3、……任意正整數(shù)的快速除法運算，在某些特殊場合下，有不可替代的作用。


圖1是本發(fā)明被除數(shù)是0～119×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速除法器的電路原理圖；圖2是本發(fā)明被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速除法器的電路原理圖；圖3是本發(fā)明被除數(shù)是0～119×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3、……任意正整數(shù)的快速除法器的電路原理圖；圖4是本發(fā)明被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3、……任意正整數(shù)的快速除法器的電路原理圖；圖5是本發(fā)明被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速除法器的電路原理圖；圖6是本發(fā)明被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3、……任意正整數(shù)的快速除法器的電路原理圖；圖7是本發(fā)明四位二進制數(shù)加三位二進制數(shù)輸出五位二進制數(shù)的加法器電路原理圖；
圖8是本發(fā)明四位二進制數(shù)加一位二進制數(shù)輸出四位二進制數(shù)的加法器電路原理圖；圖9是本發(fā)明三位二進制數(shù)加一位二進制數(shù)輸出三位二進制數(shù)的加法器電路原理圖；圖10是本發(fā)明三位二進制數(shù)加一位二進制數(shù)輸出四位二進制數(shù)的加法器電路原理圖。
具體實施例方式
實施例1被除數(shù)是0～119×2n+2n-1，除數(shù)為15×2n，當(dāng)n＝0時的快速運算的除法器。其電路原理圖如圖1所示。電路的連接關(guān)系是I1、I2、I3、I4、I5、I6、I7為除法器的輸入端，構(gòu)成二進制的被除數(shù)I1I2I3I4I5I6I7；I1、I2、I3、I4、I5、I6、I7依次連接加法器ADD435的Y3腳、Y2腳、Y1腳、X4腳、X3腳、X2腳、X1腳；I1、I2、I3同時依次連接加法器ADD3131的X3腳、X2腳、X1腳；ADD435的輸出F1腳、F2腳、F3腳、F4腳依次連接加法器ADD414的X1腳、X2腳、X3腳、X4腳；ADD435的輸出F5腳連接加法器ADD3131的Y1腳，同時連接加法器ADD414的Y1腳；ADD414的輸出F1腳、F2腳、F3腳、F4腳依次連接與門A2的1腳、2腳、3腳、4腳，同時依次連接與門A6、A5、A4、A3的2腳；與門A2的輸出5腳連接加法器ADD3132的輸入Y1腳，同時連接非門N1的輸入1腳；非門N1的輸出2腳同時連接與門A6、A5、A4、A3的1腳；ADD3131的輸出F1腳、F2腳、F3腳依次連接加法器ADD3132的輸入X1腳、X2腳、X3腳；加法器ADD3132的輸出端F1腳、F2腳、F3腳依次連接除法器的輸出O3腳、O2腳、O1腳，構(gòu)成除法結(jié)果的二進制的商O1O2O3；與門A3、A4、A5、A6的輸出3腳分別依次連接除法器的輸出端O4、O5、O6、O7，構(gòu)成除法結(jié)果的二進制的余數(shù)O4O5O6O7。
當(dāng)I1I2I3I4I5I6I7＝(0111111)B＝(63)D時，因為ADD435的X4、X3、X2、X1構(gòu)成ADD435的第一個加數(shù)，ADD435的Y3、Y2、Y1構(gòu)成ADD435的第二個加數(shù)，這樣ADD435的第一個加數(shù)為(1111)B，第二個加數(shù)為(011)B，(1111)B+(011)B＝(10010)B，所以ADD435的F5、F4、F3、F2、F1分別為1、0、0、1、0；
當(dāng)ADD435采用四位二進制數(shù)加三位二進制數(shù)和數(shù)是五位的加法器時，其電路連接關(guān)系如圖7所示，加法器的輸入X1腳同時連接與非門NA3的輸入1腳、連接或非門NR7的輸入2腳、異或門XR4的輸入1腳；加法器的輸入X2腳同時連接與非門NA2的輸入1腳、或非門NR6的輸入2腳、異或門XR6的輸入1腳；加法器的輸入X3腳同時連接與非門NA1的輸入1腳、或非門NR5的輸入2腳、異或門XR5的輸入1腳；加法器的輸入X4腳同時連接非門N2的輸入1腳、異或門XR1的輸入1腳；加法器的輸入Y1腳同時連接與非門NA3的輸入2腳、或非門NR7的輸入1腳、異或門XR4的輸入2腳；加法器的輸入Y2腳同時連接與非門NA2的輸入2腳、或非門NR6的輸入1腳、異或門XR6的輸入2腳；加法器的輸入Y3腳同時連接與非門NA1的輸入2腳、或非門NR5的輸入1腳、異或門XR5的輸入2腳；與非門NA1的輸出3腳同時連接與門A7的輸入1腳、與門A8的輸入1腳、與門A9的輸入1腳、與門A10的輸入1腳、與門A11的輸入1腳、與門A12的輸入1腳；與非門NA2的輸出3腳同時連接與門A8的輸入2腳、與門A9的輸入2腳、與門A11的輸入2腳、與門A12的輸入2腳、與門A13的輸入1腳、與門A14的輸入1腳；與非門NA3的輸出3腳同時連接與門A9的輸入3腳、與門A12的輸入3腳、與門A14的輸入2腳、或非門NR4的輸入2腳；或非門NR5的輸出3腳同時連接或非門NR1的輸入2腳、或非門NR2的輸入1腳；或非門NR6的輸出3腳同時連接二與門A7的輸入2腳、二與門A10的輸入2腳、或非門NR3的輸入1腳；或非門NR7的輸出3腳同時連接三與門A8的輸入3腳、三與門A11的輸入3腳、二與門A13的輸入2腳、或非門NR4的輸入1腳；非門N2的輸出2腳連接或非門NR1的輸入1腳；與門A7的輸出3腳連接或非門NR1的輸入3腳；與門A8的輸出4腳連接或非門NR1的輸入4腳；與門A9的輸出4腳連接或非門NR1的輸入5腳；與門A10的輸出3腳連接或非門NR2的輸入2腳；與門A11的輸出4腳連接或非門NR2的輸入3腳；與門A12的輸出4腳連接或非門NR2的輸入4腳；與門A13的輸出3腳連接或非門NR3的輸入2腳；與門A14的輸出3腳連接或非門NR3的輸入3腳；或非門NR2的輸出5腳連接異或門XR1的輸入2腳；或非門NR3的輸出4腳連接異或門XR2的輸入2腳；或非門NR4的輸出3腳連接異或門XR3的輸入2腳；異或門XR5的輸出3腳連接異或門XR2的輸入1腳；異或門XR6的輸出3腳連接異或門XR3的輸入1腳；異或門XR4的輸出3腳連接加法器的輸出F1腳；異或門XR3的輸出3腳連接加法器的輸出F2腳；異或門XR2的輸出3腳連接加法器的輸出F3腳；異或門XR1的輸出3腳連接加法器的輸出F4腳；或非門NR1的輸出6腳連接加法器的輸出F5腳。
當(dāng)?shù)谝粋€加數(shù)為(1111)B、第二個加數(shù)為(011)B時，X1＝1、X2＝1、X3＝1、X4＝1、Y1＝1、Y2＝1、Y3＝0，得出XR4的輸入1腳為1、輸入2腳為1，所以XR4的輸出3腳為0，即F1為0；得出NA1的輸入1腳為1、輸入2腳為0，所以NA1的輸出3腳為1；得出NA2的輸入1腳為1、輸入2腳為1，所以NA2的輸出3腳為0；得出NA3的輸入1腳為1、輸入2腳為1，所以NA3的輸出3腳為0；得出NR5的輸入1腳為0、輸入2腳為1，所以NR5的輸出3腳為0；得出NR6的輸入1腳為1、輸入2腳為1，所以NR6的輸出3腳為0；得出NR7的輸入1腳為1、輸入2腳為1，所以NR7的輸出3腳為0；得出N2的輸入1腳為1，所以N2的輸出2腳為0；得出A7的輸入1腳為1、輸入2腳為0，所以A7的輸出3腳為0；得出A8的輸入1腳為1、輸入2腳為0、輸入3腳為0，所以A8的輸出4腳為0；得出A9的輸入1腳為1、輸入2腳為0、輸入3腳為0，所以A9的輸出4腳為0；得出A10的輸入1腳為1、輸入2腳為0，所以A10的輸出3腳為0；得出A11的輸入1腳為1、輸入2腳為0、輸入3腳為0，所以A11的輸出4腳為0；得出A12的輸入1腳為1、輸入2腳為0、輸入3腳為0，所以A12的輸出4腳為0；得出A13的輸入1腳為0、輸入2腳為0，所以A13的輸出3腳為0；得出A14的輸入1腳為0、輸入2腳為0，所以A14的輸出3腳為0；得出NR1的輸入1腳為0、輸入2腳為0、輸入3腳為0、輸入4腳為0、輸入5腳為0，所以NR1的輸出6腳為1，即F5為1；得出NR2的輸入1腳為0、輸入2腳為0、輸入3腳為0、輸入4腳為0，所以NR2的輸出5腳為1；得出NR3的輸入1腳為0、輸入2腳為0、輸入3腳為0，所以NR3的輸出4腳為1；得出NR4的輸入1腳為0、輸入2腳為0，所以NR4的輸出3腳為1；得出XR5的輸入1腳為1、輸入2腳為0，所以XR5的輸出3腳為1；得出XR6的輸入1腳為1、輸入2腳為1，所以XR6的輸出3腳為0；得出XR1的輸入1腳為1、輸入2腳為1，所以XR1的輸出3腳為0，即F4為0；得出XR2的輸入1腳為1、輸入2腳為1，所以XR2的輸出3腳為0，即F3為0；得出XR3的輸入1腳為0、輸入2腳為1，所以XR3的輸出3腳為1，即F2為1；所以(1111)B+(011)B＝(10010)B。
因為ADD414的X4、X3、X2、X1構(gòu)成ADD414的第一個加數(shù)，ADD414的Y1構(gòu)成ADD414的第二個加數(shù)，所以ADD414的第一個加數(shù)為(0010)B，ADD41的第二個加數(shù)為(1)B，(0010)B+(1)B＝(0011)B，所以ADD414的F4、F3、F2、F1分別為0、0、1、1；因為ADD3131的X3、X2、X1構(gòu)成ADD3131的第一個加數(shù)，ADD3131的Y1構(gòu)成ADD3131的第二個加數(shù)，所以ADD3131的第一個加數(shù)為I1I2I3＝(011)B，第二個加數(shù)為ADD435的F5＝(1)B，(011)B+(1)B＝(100)B，所以ADD3131的F3、F2、F1分別為1、0、0；因為ADD3132的X3、X2、X1構(gòu)成ADD3132的第一個加數(shù)，ADD3132的Y1構(gòu)成ADD3132的第二個加數(shù)，所以使得ADD3132的第一個加數(shù)為(100)B，ADD414的F4、F3、F2、F1依次連接與門A2的4腳、3腳、2腳、1腳，故與門A2的輸出5腳為(0)B，使得ADD3132的第二個加數(shù)Y1＝(0)B，(100)B+(0)B＝(100)B，所以O(shè)1、O2、O3分別為1、0、0，即商為O1O2O3＝(100)B＝(4)D；ADD414的F4、F3、F2、F1分別是0、0、1、1，使得與門A2的輸出5腳為0，非門N1的輸出2腳為1，所以O(shè)4、O5、O6、O7分別為0、0、1、1，即余數(shù)為(0011)B＝(3)D；所以(0111111)B＝(63)D除以(15)D商為(100)B＝(4)D余數(shù)為(0011)B＝(3)D。
實施例2被除數(shù)是0～127×2n+2n-1，除數(shù)為15×2n，當(dāng)n＝0時的快速運算的除法器的電路原理圖如圖2所示，其電路的連接關(guān)系是I1、I2、I3、I4、I5、I6、I7為除法器的輸入端，構(gòu)成二進制的被除數(shù)I1I2I3I4I5I6I7；I1、I2、I3、I4同時依次連接與門A1的3腳、2腳、1腳、4腳；與門A1的輸出5腳連接除法器的輸出O0腳；加法器ADD3132的輸出端F1腳、F2腳、F3腳依次連接除法器的輸出O3腳、O2腳、O1腳，構(gòu)成除法結(jié)果的二進制的商O0O1O2O3；與門A3、A4、A5、A6的輸出3腳依次連接除法器的輸出端O4、O5、O6、O7，構(gòu)成除法結(jié)果的二進制的余數(shù)O4O5O6O7；其它的電路連接關(guān)系與實施例1相同。
當(dāng)I1I2I3I4I5I6I7＝(1000110)B＝(70)D時，因為I1、I2、I3、I4構(gòu)成與門A1的輸入，使得與門A1的輸出5腳為0，所以O(shè)0為0；因為ADD435的X4、X3、X2、X1構(gòu)成ADD435的第一個加數(shù)，ADD435的Y3、Y2、Y1構(gòu)成ADD435的第二個加數(shù)，這樣ADD435的第一個加數(shù)為(0110)B，第二個加數(shù)為(100)B，(0110)B+(100)B＝(01010)B，所以ADD435的F5、F4、F3、F2、F1分別為0、1、0、1、0；因為ADD414的X4、X3、X2、X1構(gòu)成ADD414的第一個加數(shù)，ADD414的Y1構(gòu)成ADD414的第二個加數(shù)，所以ADD414的第一個加數(shù)為(1010)B，ADD414的第二個加數(shù)為(0)B，(1010)B+(0)B＝(1010)B，所以ADD414的F4、F3、F2、F1分別為1、0、1、0；當(dāng)ADD414采用四位二進制數(shù)加一位二進制數(shù)和數(shù)是四位的加法器時，其電路連接關(guān)系如圖8所示。加法器的輸入X1腳同時連接與門A15的輸入1腳、與門A16的輸入1腳、與門A17的輸入2腳、異或門XR10的輸入2腳；加法器的輸入X2腳同時連接與門A15的輸入3腳、與門A16的輸入3腳、異或門XR9的輸入1腳；加法器的輸入X3腳同時連接與門A15的輸入4腳、異或門XR8的輸入1腳；加法器的輸入X4腳連接異或門XR7的輸入1腳；加法器的輸入Y1腳同時連接與門A15的輸入2腳、與門A16的輸入2腳、與門A17的輸入1腳、異或門XR10的輸入1腳；與門A15的輸出5腳連接異或門XR7的輸入2腳；與門A16的輸出4腳連接異或門XR8的輸入2腳；與門A17的輸出3腳連接異或門XR9的輸入2腳；異或門XR10的輸出3腳連接加法器的輸出F1腳；異或門XR9的輸出3腳連接加法器的輸出F2腳；異或門XR8的輸出3腳連接加法器的輸出F3腳；異或門XR7的輸出3腳連接加法器的輸出F4腳。
當(dāng)?shù)谝粋€加數(shù)為(1010)B、第二個加數(shù)為(0)B時，X1＝0、X2＝1、X3＝0、X4＝1、Y1＝0，得出A15的輸入1腳為0、輸入2腳為0、輸入3腳為1、輸入4腳為0，所以A15的輸出5腳為0；得出A16的輸入1腳為0、輸入2腳為0、輸入3腳為1，所以A16的輸出4腳為0；得出A17的輸入1腳為0、輸入2腳為0，所以A17的輸出3腳為0；得出XR7的輸入1腳為1、輸入2腳為0，所以XR7的輸出3腳為1，即F4為1；得出XR8的輸入1腳為0、輸入2腳為0，所以XR8的輸出3腳為0，即F3為0；得出XR9的輸入1腳為1、輸入2腳為0，所以XR9的輸出3腳為1，即F2為1；得出XR10的輸入1腳為0、輸入2腳為0，所以XR10的輸出3腳為0，即F1為0；所以(1010)B+(0)B＝(1010)B。
因為ADD3131的X3、X2、X1構(gòu)成ADD3131的第一個加數(shù)，ADD3131的Y1構(gòu)成ADD3131的第二個加數(shù)，所以ADD3131的第一個加數(shù)為I1I2I3＝(100)B，第二個加數(shù)為ADD435的F5＝(0)B，(100)B+(0)B＝(100)B，所以ADD3131的F3、F2、F1分別為1、0、0；因為ADD3132的X3、X2、X1構(gòu)成ADD3132的第一個加數(shù)，ADD3132的Y1構(gòu)成ADD3132的第二個加數(shù)，所以使得ADD3132的第一個加數(shù)為(100)B，ADD414的F4、F3、F2、F1依次連接與門A2的4腳、3腳、2腳、1腳，故與門A2的輸出5腳為(0)B，使得ADD3132的第二個加數(shù)Y1＝(0)B，(100)B+(0)B＝(100)B，所以O(shè)1、O2、O3分別為0、0、0，即商為O0O1O2O3＝(0100)B＝(4)D；ADD414的F4、F3、F2、F1分別是1、0、1、0，使得與門A2的輸出5腳為0，非門N1的輸出2腳為1，所以O(shè)4、O5、O6、O7分別為1、0、1、0，即余數(shù)為(1010)B＝(10)D；所以(1000110)B＝(70)D除以(15)D商為(0100)B＝(4)D余數(shù)為(1010)B＝(10)D。
實施例3被除數(shù)是0～239，除數(shù)為15×2n，當(dāng)n＝1時的快速運算的除法器的電路原理圖如圖3所示，其電路的連接關(guān)系是在圖1的基礎(chǔ)上增加了一條從輸入到輸出的連線I81-O81。當(dāng)ADD435采用四位二進制數(shù)加四位二進制數(shù)和數(shù)是五位的加法器時，第二個加數(shù)最低三位以外的各位置0。其它電路連接關(guān)系與實施例1相同。
當(dāng)I1I2I3I4I5I6I7I81＝(11000111)B＝(199)D時，因為ADD435的X4、X3、X2、X1構(gòu)成ADD435的第一個加數(shù)，ADD435的Y3、Y2、Y1構(gòu)成ADD435的第二個加數(shù)，這樣ADD435的第一個加數(shù)為(0011)B，第二個加數(shù)為(110)B，(0011)B+(110)B＝(01001)B，所以ADD435的F5、F4、F3、F2、F1分別為0、1、0、0、1；ADD435我們采用四位二進制數(shù)加四位二進制數(shù)和數(shù)是五位的加法器實現(xiàn)，第二個加數(shù)最低三位以外的各位置0。因此，四位二進制數(shù)加四位二進制數(shù)和數(shù)是五位的加法器的第一個加數(shù)為(0011)B，第二個加數(shù)為(0110)B，(0011)B+(0110)B＝(01001)B，所以結(jié)果為(01001)B。所以ADD435的F5、F4、F3、F2、F1分別為0、1、0、0、1。
因為ADD414的X4、X3、X2、X1構(gòu)成ADD414的第一個加數(shù)，ADD414的Y1構(gòu)成ADD414的第二個加數(shù)，所以ADD414的第一個加數(shù)為(1001)B，ADD414的第二個加數(shù)為(0)B，(1001)B+(0)B＝(1001)B，所以ADD414的F4、F3、F2、F1分別為1、0、0、1；因為ADD3131的X3、X2、X1構(gòu)成ADD3131的第一個加數(shù)，ADD3131的Y1構(gòu)成ADD3131的第二個加數(shù)，所以ADD3131的第一個加數(shù)為I1I2I3＝(110)B，第二個加數(shù)為ADD435的F5＝(0)B，(110)B+(0)B＝(110)B，所以ADD3131的F3、F2、F1分別為1、1、0；當(dāng)ADD3131采用三位二進制數(shù)加一位二進制數(shù)輸出三位二進制數(shù)的加法器時，電路連接關(guān)系如圖9所示，加法器的輸入X1腳同時連接與門A18的輸入2腳、與門A19的輸入2腳、異或門XR13的輸入1腳；加法器的輸入X2腳同時連接與門A18的輸入3腳、異或門XR12的輸入1腳；加法器的輸入X3腳連接異或門XR11的輸入1腳；加法器的輸入Y1腳同時連接與門A18的輸入1腳、與門A19的輸入1腳、異或門XR13的輸入2腳；與門A18的輸出4腳連接異或門XR11的輸入2腳；與門A19的輸出3腳連接異或門XR12的輸入2腳；異或門XR13的輸出3腳連接加法器的輸出F1腳；異或門XR12的輸出3腳連接加法器的輸出F2腳；異或門XR11的輸出3腳連接加法器的輸出F3腳。
當(dāng)?shù)谝粋€加數(shù)為(110)B、第二個加數(shù)為(0)B時，X1＝0、X2＝1、X3＝1、Y1＝0，得出A18的輸入1腳為0、輸入2腳為0、輸入3腳為1，所以A18的輸出4腳為0；得出A19的輸入1腳為0、輸入2為0，所以A19的輸出3腳為0；得出XR11的輸入1腳為1、輸入2腳為0，所以XR11的輸出3腳為1，即F3為1；得出XR12的輸入1腳為1、輸入2腳為0，所以XR12的輸出3腳為1，即F2為1；得出XR13的輸入1腳為0、輸入2腳為0，所以XR13的輸出3腳為0，即F1為0；所以(110)B+(0)B＝(110)B。
因為ADD3132的X3、X2、X1構(gòu)成A ADD3132的第一個加數(shù)，ADD3132的Y1構(gòu)成ADD3132的第二個加數(shù)，所以使得ADD3132的第一個加數(shù)為(110)B，ADD414的F4、F3、F2、F1依次連接與門A2的4腳、3腳、2腳、1腳，故與門A2的輸出5腳為(0)B，使得ADD3132的第二個加數(shù)Y1＝(0)B，(110)B+(0)B＝(110)B，所以O(shè)1、O2、O3分別為1、1、0，即商為O1O2O3＝(110)B＝(6)D；ADD414的F4、F3、F2、F1分別是1、0、0、1，使得與門A2的輸出5腳為0，非門N1的輸出2腳為1，故O4、O5、O6、O7分別為1、0、0、1，又O81＝1，所以即余數(shù)為(10011)B＝(19)D；所以(11000111)B＝(199)D除以(30)D商為(110)B＝(6)D余數(shù)為(10011)B＝(19)D。
實施例4被除數(shù)是0～255，除數(shù)為15×2n，當(dāng)n＝1時的快速運算的除法器的的電路原理圖如圖4所示，其電路的連接關(guān)系是在圖2的基礎(chǔ)上增加了一條從輸入到輸出的連線I81-O81。當(dāng)ADD414采用四位二進制數(shù)加三位二進制數(shù)和數(shù)是五位的加法器時，第二個加數(shù)的Y3、Y2置0，ADD3131采用四位二進制數(shù)加一位二進制數(shù)和數(shù)是四位的加法器，第一個加數(shù)最低三位以外的各位置0；其它的電路連接關(guān)系與實施例2相同。
當(dāng)I1I2I3I4I5I6I7I81＝(11111011)B＝(251D)時，因為I1、I2、I3、I4構(gòu)成與門A1的輸入，使得與門A1的輸出5腳為1，所以O(shè)0為1；因為ADD435的X4、X3、X2、X1構(gòu)成ADD435的第一個加數(shù)，ADD435的Y3、Y2、Y1構(gòu)成ADD435的第二個加數(shù)，這樣ADD435的第一個加數(shù)為(1101)B，第二個加數(shù)為(111)B，(1101)B+(111)B＝(10100)B，所以ADD435的F5、F4、F3、F2、F1分別為1、0、1、0、0；因為ADD414的X4、X3、X2、X1構(gòu)成ADD414的第一個加數(shù)，ADD414的Y1構(gòu)成ADD414的第二個加數(shù)，所以ADD414的第一個加數(shù)為(0100)B，ADD414的第二個加數(shù)為(1)B，(0100)B+(1)B＝(0101)B，所以ADD414的F4、F3、F2、F1分別為0、1、0、1；ADD414我們采用四位二進制數(shù)加三位二進制數(shù)和數(shù)是五位的加法器實現(xiàn)，第二個加數(shù)最低一位以外的各位置0。因此，四位二進制數(shù)加三位二進制數(shù)和數(shù)是五位的加法器的第一個加數(shù)為(0100)B，第二個加數(shù)為(001)B，(0100)B+(001)B＝(00101)B，結(jié)果為(00101)B。所以ADD414的F4、F3、F2、F1分別為0、1、0、1。
因為ADD3131的X3、X2、X1構(gòu)成ADD3131的第一個加數(shù)，ADD3131的Y1構(gòu)成ADD3131的第二個加數(shù)，所以ADD3131的第一個加數(shù)為I1I2I3＝(111)B，第二個加數(shù)為ADD435的F5＝(1)B，(111)B+(1)B＝(000)B，所以ADD3131的F3、F2、F1分別為0、0、0；ADD3131我們采用四位二進制數(shù)加一位二進制數(shù)和數(shù)是四位的加法器實現(xiàn)，第一個加數(shù)最低三位以外的各位置0。因此，四位二進制數(shù)加一位二進制數(shù)和數(shù)是四位的加法器的第一個加數(shù)為(0111)B，第二個加數(shù)為(1)B，(0111)B+(1)B＝(1000)B，所以結(jié)果為(1000)B。所以所以ADD3131的F3、F2、F1分別為0、0、0。
因為ADD3132的X3、X2、X1構(gòu)成ADD3132的第一個加數(shù)，ADD3132的Y1構(gòu)成ADD3132的第二個加數(shù)，所以使得ADD3132的第一個加數(shù)為(000)B，ADD414的F4、F3、F2、F1依次連接與門A2的4腳、3腳、2腳、1腳，故與門A2的輸出5腳為(0)B，使得ADD3132的第二個加數(shù)Y1＝(0)B，(000)B+(0)B＝(000)B，所以O(shè)1、O2、O3分別為0、0、0，即商為O0O1O2O3＝(1000)B＝(8)D；ADD414的F4、F3、F2、F1分別是0、1、0、1，使得與門A2的輸出5腳為0，非門N1的輸出2腳為1，故O4、O5、O6、O7分別為0、1、0、1，又O81＝1，所以余數(shù)為O4O5O6O7O81＝(01011)B＝(11)D；所以(11111011)B＝(251)D除以(30)D商為(1000)B＝(8)D余數(shù)為(01011)B＝(11)D。
實施例5被除數(shù)是0～127×2n+2n-1，除數(shù)為15×2n，當(dāng)n＝0時的快速運算的除法器的電路原理圖如圖5所示，其電路的連接關(guān)系是I1、I2、I3、I4、I5、I6、I7為除法器的輸入端，構(gòu)成二進制的被除數(shù)I1I2I3I4I5I6I7；I1、I2、I3、I4、I5、I6、I7依次連接加法器ADD435的Y3腳、Y2腳、Y1腳、X4腳、X3腳、X2腳、X1腳；I1、I2、I3同時依次連接加法器ADD3141的X3腳、X2腳、X1腳；ADD435的輸出F1腳、F2腳、F3腳、F4腳依次連接加法器ADD414的X1腳、X2腳、X3腳、X4腳；ADD435的輸出F5腳連接加法器ADD3141的Y1腳，同時連接加法器ADD414的Y1腳；ADD414的輸出F1腳、F2腳、F3腳、F4腳依次連接與門A2的1腳、2腳、3腳、4腳，同時依次連接與門A6、A5、A4、A3的2腳；與門A2的輸出5腳連接加法器ADD3142的輸入Y1腳，同時連接非門N1的輸入1腳；非門N1的輸出2腳同時連接與門A6、A5、A4、A3的1腳；ADD3141的輸出F1腳、F2腳、F3腳依次連接加法器ADD3142的輸入X1腳、X2腳、X3腳；ADD3141的輸出F4腳連接或門R1的輸入1腳；ADD3142的輸出端F1腳、F2腳、F3腳依次連接除法器的輸出O3腳、O2腳、O1腳；ADD3142的輸出F4腳連接或門R1的輸入2腳；或門R1的輸出3腳連接除法結(jié)果的二進制的商O0；O0O1O2O3是除法結(jié)果的二進制的商；與門A3、A4、A5、A6的輸出3腳分別依次連接除法器的輸出端O4、O5、O6、O7，構(gòu)成除法結(jié)果的二進制的余數(shù)O4O5O6O7。
當(dāng)I1I2I3I4I5I6I7＝(1111101)B＝(125)D時，因為ADD435的X4、X3、X2、X1構(gòu)成ADD435的第一個加數(shù)，ADD435的Y3、Y2、Y1構(gòu)成ADD435的第二個加數(shù)，這樣ADD435的第一個加數(shù)為(1101)B，第二個加數(shù)為(111)B，(1101)B+(111)B＝(10100)B，所以ADD435的F5、F4、F3、F2、F1分別為1、0、1、0、0；因為ADD414的X4、X3、X2、X1構(gòu)成ADD414的第一個加數(shù)，ADD414的Y1構(gòu)成ADD414的第二個加數(shù)，所以ADD414的第一個加數(shù)為(0100)B，ADD41的第二個加數(shù)為(1)B，(0100)B+(1)B＝(0101)B，所以ADD414的F4、F3、F2、F1分別為0、1、0、1；因為ADD3141的X3、X2、X1構(gòu)成ADD3141的第一個加數(shù)，ADD3141的Y1構(gòu)成ADD3141的第二個加數(shù)，所以ADD3141的第一個加數(shù)為I1I2I3＝(111)B，第二個加數(shù)為ADD435的F5＝(1)B，(111)B+(1)B＝(1000)B，所以ADD3141的F4、F3、F2、F1分別為1、0、0、0；當(dāng)ADD3141采用三位二進制數(shù)加一位二進制數(shù)和數(shù)是四位的加法器時，電路連接關(guān)系如圖10所示，加法器的輸入X1腳同時連接與門A20的輸入2腳、與門A21的輸入2腳、與門A22的輸入2腳、異或門XR16的輸入1腳；加法器的輸入X2腳同時連接與門A20的輸入3腳、與門A21的輸入3腳、異或門XR15的輸入1腳；加法器的輸入X3腳同時連接與門A20的輸入4腳、異或門XR14的輸入1腳；加法器的輸入Y1腳同時連接與門A20的輸入1腳、與門A21的輸入1腳、與門A22的輸入1腳、異或門XR16的輸入2腳；與門A21的輸出4腳連接異或門XR14的輸入2腳；與門A22的輸出3腳連接異或門XR15的輸入2腳；異或門XR16的輸出3腳連接加法器的輸出F1腳；異或門XR15的輸出3腳連接加法器的輸出F2腳；異或門XR14的輸出3腳連接加法器的輸出F3腳；與門A20的輸出5腳連接加法器的輸出F4腳。
當(dāng)?shù)谝粋€加數(shù)為(111)B、第二個加數(shù)為(1)B時，X1＝1、X2＝1、X3＝1、Y1＝1，得出A20的輸入1腳為1、輸入2腳為1、輸入3腳為1、輸入4腳為1，所以A20的輸出5腳為1，即F4為1；得出A21的輸入1腳為1、輸入2腳為1、輸入3腳為1，所以A21的輸出4腳為1；得出A22的輸入1腳為1、輸入2為1，所以A22的輸出3腳為1；得出XR14的輸入1腳為1、輸入2腳為1，所以XR14的輸出3腳為0，即F3為0；得出XR15的輸入1腳為1、輸入2腳為1，所以XR15的輸出3腳為0，即F2為0；得出XR16的輸入1腳為1、輸入2腳為1，所以XR16的輸出3腳為0，即F1為0；所以(111)B+(1)B＝(1000)B。
因為ADD3142的X3、X2、X1構(gòu)成ADD3142的第一個加數(shù)，ADD3142的Y1構(gòu)成ADD3142的第二個加數(shù)，所以使得ADD3142的第一個加數(shù)為(000)B，ADD414的F4、F3、F2、F1依次連接與門A2的4腳、3腳、2腳、1腳，故與門A2的輸出5腳為(0)B，使得ADD3142的第二個加數(shù)Y1＝(0)B，(000)B+(0)B＝(0000)B，所以O(shè)1、O2、O3分別為0、0、0；又因為ADD3141和ADD3142的F4腳分別連接或門R1的1腳、2腳，故R1的輸出3腳為1，使得O0為1，所以商為O0O1O2O3＝(1000)B＝(8)D；ADD414的F4、F3、F2、F1分別是0、1、0、1，使得與門A2的輸出5腳為0，非門N1的輸出2腳為1，所以O(shè)4、O5、O6、O7分別為0、1、0、1，即余數(shù)為(0101)B＝(5)D；所以(1111101)B＝(125)D除以B＝(15)D商為(1000)B＝(8)D余數(shù)為(0101)B＝(5)D。
實施例6被除數(shù)是0～255，除數(shù)為15×2n，當(dāng)n＝1時的快速運算的除法器的電路原理圖如圖6所示，其電路的連接關(guān)系是在圖5的基礎(chǔ)上增加了一條從輸入到輸出的連線I81-O81。ADD3141采用四位二進制數(shù)加四位二進制數(shù)，和數(shù)是五位的加法器，第一個加數(shù)最低三位以外的各位置0，第二個加數(shù)最低一位以外的各位置0，其它的電路連接關(guān)系與實施例5相同。
當(dāng)I1I2I3I4I5I6I7I81＝(11110101)B＝(245)D時，因為ADD435的X4、X3、X2、X1構(gòu)成ADD435的第一個加數(shù)，ADD435的Y3、Y2、Y1構(gòu)成ADD435的第二個加數(shù)，這樣ADD435的第一個加數(shù)為(1010)B，第二個加數(shù)為(111)B，(1010)B+(111)B＝(10001)B，所以ADD435的F5、F4、F3、F2、F1分別為1、0、0、0、1；因為ADD414的X4、X3、X2、X1構(gòu)成ADD414的第一個加數(shù)，ADD414的Y1構(gòu)成ADD414的第二個加數(shù)，所以ADD414的第一個加數(shù)為(0001)B，ADD414的第二個加數(shù)為(1)B，(0001)B+(1)B＝(0010)B，所以ADD414的F4、F3、F2、F1分別為0、0、1、0；因為ADD3141的X3、X2、X1構(gòu)成ADD3141的第一個加數(shù)，ADD3141的Y1構(gòu)成ADD3141的第二個加數(shù)，所以ADD3141的第一個加數(shù)為I1I2I3＝(111)B，第二個加數(shù)為ADD435的F5＝(1)B，(111)B+(1)B＝(1000)B，所以ADD3141的F4、F3、F2、F1分別為1、0、0、0；ADD3141我們采用四位二進制數(shù)加四位二進制數(shù)和數(shù)是五位的加法器實現(xiàn)，第一個加數(shù)最低三位以外的各位置0，第二個加數(shù)最低一位以外的各位置0。因此，四位二進制數(shù)加四位二進制數(shù)和數(shù)是五位的加法器的第一個加數(shù)為(0111)B，第二個加數(shù)為(0001)B，(0111)B+(0001)B＝(01000)B，所以結(jié)果為(01000)B。所以ADD3141的F4、F3、F2、F1分別為1、0、0、0。
因為ADD3142的X3、X2、X1構(gòu)成ADD3142的第一個加數(shù)，ADD3142的Y1構(gòu)成ADD3142的第二個加數(shù)，所以使得ADD3142的第一個加數(shù)為(000)B，ADD414的F4、F3、F2、F1依次連接與門A2的4腳、3腳、2腳、1腳，故與門A2的輸出5腳為(0)B，使得ADD3142的第二個加數(shù)Y1＝(0)B，(000)B+(0)B＝(0000)B，所以O(shè)1、O2、O3分別為0、0、0；又因為ADD3141和ADD3142的F4腳分別連接或門R1的1腳、2腳，故R1的輸出3腳為1，使得O0為1，所以商為O0O1O2O3＝(1000)B＝(8)D；ADD414的F4、F3、F2、F1分別是0、0、1、0，使得與門A2的輸出5腳為0，非門N1的輸出2腳為1，故O4、O5、O6、O7分別為0、0、1、0，又O81＝1，所以余數(shù)為O4O5O6O7O81＝(00101)B＝(5)D；所以(11110101)B＝(245)D除以(30)D商為(1000)B＝(8)D余數(shù)為(00101)B＝(5)D。
以上()B表示括號內(nèi)是二進制的數(shù)，()D表示括號內(nèi)是十進制的數(shù)。
本除法器右邊可以直接連接n條從輸入到輸出的連線I81-O81、I82-O82……I8n-O8n，這樣可以除數(shù)擴大為原來的2n倍，使被除數(shù)擴大為原來的2n倍再加2n-1，這里輸入I81、I82……I8n是二進制被除數(shù)的低n位，輸出O1、O2…On是二進制余數(shù)的低n位，n可以為0、1、2、3、……的任意整數(shù)。
權(quán)利要求
1.一種由電子元器件組成的除法器，其特征在于該除法器能進行除數(shù)為15×2n，被除數(shù)是119×2n+2n-1，當(dāng)n＝0時的快速運算，其電路連接關(guān)系是輸入端I1連接加法器ADD435的Y3腳、同時連接加法器ADD3131的X3腳；輸入端I2連接加法器ADD435的Y2腳、同時連接加法器ADD3131的X2腳；輸入端I3連接加法器ADD435的Y1腳、同時連接加法器ADD3131的X1腳；輸入端I4連接加法器ADD435的X4腳；輸入端I5連接加法器ADD435的X3腳；輸入端I6連接加法器ADD435的X2腳；輸入端I7連接加法器ADD435的X1腳；ADD435的輸出F1腳連接加法器ADD414的輸入X1腳；ADD435的輸出F2腳連接加法器ADD414的輸入X2腳；ADD435的輸出F3腳連接加法器ADD414的輸入X3腳；ADD435的輸出F4腳連接加法器ADD414的輸入X4腳；ADD435的輸出F5腳連接加法器ADD414的輸入Y1腳、同時連接加法器ADD3131的輸入Y1腳；ADD3131的輸出F1腳連接加法器ADD3132的輸入X1腳；ADD3131的輸出F2腳連接加法器ADD3132的輸入X2腳；ADD3131的輸出F3腳連接加法器ADD3132的輸入X3腳；ADD414的輸出F1腳連接與門A2的輸入1腳、同時連接與門A6的輸入2腳；ADD414的輸出F2腳連接與門A2的輸入2腳、同時連接與門A5的輸入2腳；ADD414的輸出F3腳連接與門A2的輸入3腳、同時連接與門A4的輸入2腳；ADD414的輸出F4腳連接與門A2的輸入4腳、同時連接與門A3的輸入2腳；與門A2的輸出5腳連接非門N1的輸入1腳、同時連接加法器ADD3132的輸入Y1腳；非門N1的輸出2腳同時連接與門A3的輸入1腳、與門A4的輸入1腳、與門A5的輸入1腳、與門A6的輸入1腳；加法器ADD3132的輸出F1連接除法結(jié)果的二進制的商O3端；加法器ADD3132的輸出F2連接除法結(jié)果的二進制的商O2端；加法器ADD3132的輸出F3連接除法結(jié)果的二進制的商O1端；與門A3的輸出3腳連接除法結(jié)果的二進制的余數(shù)O4端；與門A4的輸出3腳連接除法結(jié)果的二進制的余數(shù)O5端；與門A5的輸出3腳連接除法結(jié)果的二進制的余數(shù)O6端；與門A6的輸出3腳連接除法結(jié)果的二進制的余數(shù)O7端。
2.按照權(quán)利要求1所說的除法器，其特征在于在加法器ADD3131和加法器ADD3132的左邊增加一個4輸入端與門A1，其電路的連接關(guān)系是輸入端I1連接與門A1的輸入3腳，輸入端I2連接與門A1的輸入2腳，輸入端I3連接與門A1的輸入1腳，輸入端I4連接與門A1的輸入4腳，與門A1的輸出5腳連接除法結(jié)果的二進制的商的O0端；該除法器能夠進行被除數(shù)是127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速運算。
3.按照權(quán)利要求1所說的除法器，其特征在于在加法器ADD435和ADD414、與門A6的右邊增加n條從輸入到輸出的連線I81-O81，I82-O82……I8n-O8n，該除法器能進行被除數(shù)是0～119×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3…n整數(shù)時的快速運算。
4.按照權(quán)利要求2所說的除法器，其特征在于其電路的連接關(guān)系是在加法器ADD435、加法器ADD414、與門A6的右邊增加n條從輸入到輸出的連線I81-O81、I82-O82……I8n-O8n，該除法器能夠進行被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3…n整數(shù)的快速運算。
5.按照權(quán)利要求1所說的除法器，其特征在于加法器ADD3131采用加法器ADD3141，加法器ADD3132采用加法器ADD3142，并在加法器ADD3141和ADD3142的輸出端F4連接一個或門R1，其電路連接關(guān)系是，ADD3141的輸入X3腳連接除法器的輸入I1腳；ADD3141的輸入X2腳連接除法器的輸入I2腳；ADD3141的輸入X1腳連接除法器的輸入I3腳；ADD3141的輸入Y1腳連接加法器ADD435的輸出F5腳；ADD3141的輸出F1腳連接加法器ADD3142的輸入X1腳；ADD3141的輸出F2腳連接加法器ADD3142的輸入X2腳；ADD3141的輸出F3腳連接加法器ADD3142的輸入X3腳；ADD3141的輸出F4腳連接或門R1的輸入1腳；加法器ADD3142的輸出F1連接除法結(jié)果的二進制的商O3端；加法器ADD3142的輸出F2連接除法結(jié)果的二進制的商O2端；加法器ADD3142的輸出F3連接除法結(jié)果的二進制的商O1端；加法器ADD3142的輸出F4連接或門R1的輸入2腳；或門R1的輸出3腳連接除法結(jié)果的二進制的商O0端；該除法器能進行被除數(shù)是127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0時的快速運算。
6.按照權(quán)利要求5所說的除法器，其特征在于在加法器ADD435、加法器ADD414及與門A6的右邊增加n條從輸入到輸出的連線I81-O81、I82-O82……I8n-O8n，該除法器能夠進行被除數(shù)是0～127×2n+2n-1，除數(shù)是15×2n，當(dāng)n＝0、1、2、3…n整數(shù)時的快速運算。
7.按照權(quán)利要求1、2、3、4、5或6所說的除法器，其特征在于加法器ADD435是能完成第一個加數(shù)最少是四位，第二個加數(shù)最少是三位，和數(shù)最少是五位功能的加法器。
8.按照權(quán)利要求1、2、3、4、5或6所說的除法器，其特征在于加法器ADD414是能完成第一個加數(shù)最少是四位，第二個加數(shù)最少是一位，和數(shù)最少是四位功能的加法器。
9.按照權(quán)利要求1、2、3或4所說的除法器，其特征在于加法器ADD3131、ADD3132可以全部或其中任意一個是能完成第一個加數(shù)最少是三位，第二個加數(shù)最少是一位，和數(shù)最少是三位功能的加法器。
10.按照權(quán)利要求5或6所說的除法器，其特征在于加法器ADD3141、ADD3142可以全部或其中任意一個是能完成第一個加數(shù)最少是三位，第二個加數(shù)最少是一位，和數(shù)最少是四位功能的加法器。
11.按照權(quán)利要求7所說的除法器，其特征在于所說的能完成第一個加數(shù)是四位，第二個加數(shù)是三位，和數(shù)是五位功能的加法器的電路連接關(guān)系是，加法器的輸入X1腳同時連接與非門NA3的輸入1腳、或非門NR7的輸入2腳、異或門XR4的輸入1腳；加法器的輸入X2腳同時連接與非門NA2的輸入1腳、或非門NR6的輸入2腳、異或門XR6的輸入1腳；加法器的輸入X3腳同時連接與非門NA1的輸入1腳、或非門NR5的輸入2腳、異或門XR5的輸入1腳；加法器的輸入X4腳同時連接非門N2的輸入1腳、異或門XR1的輸入1腳；加法器的輸入Y1腳同時連接與非門NA3的輸入2腳、或非門NR7的輸入1腳、異或門XR4的輸入2腳；加法器的輸入Y2腳同時連接與非門NA2的輸入2腳、或非門NR6的輸入1腳、異或門XR6的輸入2腳；加法器的Y3腳同時連接與非門NA1的輸入2腳、或非門NR5的輸入1腳、異或門XR5的輸入2腳；與非門NA1的輸出3腳同時連接與門A7的輸入1腳、與門A8的輸入1腳、與門A9的輸入1腳、與門A10的輸入1腳、與門A11的輸入1腳、與門A12的輸入1腳；與非門NA2的輸出3腳同時連接與門A8的輸入2腳、與門A9的輸入2腳、與門A11的輸入2腳、與門A12的輸入2腳、與門A13的輸入1腳、與門A14的輸入1腳；與非門NA3的輸出3腳同時連接與門A9的輸入3腳、與門A12的輸入3腳、與門A14的輸入2腳、或非門NR4的輸入2腳；或非門NR5的輸出3腳同時連接或非門NR1的輸入2腳、或非門NR2的輸入1腳；或非門NR6的輸出3腳同時連接二與門A7的輸入2腳、二與門A10的輸入2腳、或非門NR3的輸入1腳；或非門NR7的輸出3腳同時連接三與門A8的輸入3腳、三與門A11的輸入3腳、二與門A13的輸入2腳、或非門NR4的輸入1腳；非門N2的輸出2腳連接或非門NR1的輸入1腳；與門A7的輸出3腳連接或非門NR1的輸入3腳；與門A8的輸出4腳連接或非門NR1的輸入4腳；與門A9的輸出4腳連接或非門NR1的輸入5腳；與門A10的輸出3腳連接或非門NR2的輸入2腳；與門A11的輸出4腳連接或非門NR2的輸入3腳；與門A12的輸出4腳連接或非門NR2的輸入4腳；與門A13的輸出3腳連接或非門NR3的輸入2腳；與門A14的輸出3腳連接或非門NR3的輸入3腳；或非門NR2的輸出5腳連接異或門XR1的輸入2腳；或非門NR3的輸出4腳連接異或門XR2的輸入2腳；或非門NR4的輸出3腳連接異或門XR3的輸入2腳；異或門XR5的輸出3腳連接異或門XR2的輸入1腳；異或門XR6的輸出3腳連接異或門XR3的輸入1腳；異或門XR4的輸出3腳連接加法器的輸出F1腳；異或門XR3的輸出3腳連接加法器的輸出F2腳；異或門XR2的輸出3腳連接加法器的輸出F3腳；異或門XR1的輸出3腳連接加法器的輸出F4腳；或非門NR1的輸出6腳連接加法器的輸出F5腳。
12.按照權(quán)利要求8所說的除法器，其特征在于所說的能完成第一個加數(shù)是四位，第二個加數(shù)是一位，和數(shù)是四位功能的加法器的電路連接關(guān)系是，加法器的輸入X1腳同時連接與門A15的輸入1腳、與門A16的輸入1腳、與門A17的輸入2腳、異或門XR10的輸入2腳；加法器的輸入X2腳同時連接與門A15的輸入3腳、與門A16的輸入3腳、異或門XR9的輸入1腳；加法器的輸入X3腳同時連接與門A15的輸入4腳、異或門XR8的輸入1腳；加法器的輸入X4腳連接異或門XR7的輸入1腳；加法器的輸入Y1腳同時連接與門A15的輸入2腳、與門A16的輸入2腳、與門A17的輸入1腳、異或門XR10的輸入1腳；與門A15的輸出5腳連接異或門XR7的輸入2腳；與門A16的輸出4腳連接異或門XR8的輸入2腳；與門A17的輸出3腳連接異或門XR9的輸入2腳；異或門XR10的輸出3腳連接加法器的輸出F1腳；異或門XR9的輸出3腳連接加法器的輸出F2腳；異或門XR8的輸出3腳連接加法器的輸出F3腳；異或門XR7的輸出3腳連接加法器的輸出F4腳。
13.按照權(quán)利要求9所說的除法器，其特征在于所說的能完成第一個加數(shù)是三位，第二個加數(shù)是一位，和數(shù)是三位功能的加法器的電路連接關(guān)系是，加法器的輸入X1腳同時連接與門A18的輸入2腳、與門A19的輸入2腳、異或門XR13的輸入1腳；加法器的輸入X2腳同時連接與門A18的輸入3腳、異或門XR12的輸入1腳；加法器的輸入X3腳連接異或門XR11的輸入1腳；加法器的輸入Y1腳同時連接與門A18的輸入1腳、與門A19的輸入1腳、異或門XR13的輸入2腳；與門A18的輸出4腳連接異或門XR11的輸入2腳；與門A19的輸出3腳連接異或門XR12的輸入2腳；異或門XR13的輸出3腳連接加法器的輸出F1腳；異或門XR12的輸出3腳連接加法器的輸出F2腳；異或門XR11的輸出3腳連接加法器的輸出F3腳。
14.按照權(quán)利要求10所說的除法器，其特征在于所說的能完成第一個加數(shù)是三位，第二個加數(shù)是一位，和數(shù)是四位功能的加法器的電路連接關(guān)系是，加法器的輸入X1腳同時連接與門A20的輸入2腳、與門A21的輸入2腳、與門A22的輸入2腳、異或門XR16的輸入1腳；加法器的輸入X2腳同時連接與門A20的輸入3腳、與門A21的輸入3腳、異或門XR15的輸入1腳；加法器的輸入X3腳同時連接與門A20的輸入4腳、異或門XR14的輸入1腳；加法器的輸入Y1腳同時連接與門A20的輸入1腳、與門A21的輸入1腳、與門A22的輸入1腳、異或門XR16的輸入2腳；與門A21的輸出4腳連接異或門XR14的輸入2腳；與門A22的輸出3腳連接異或門XR15的輸入2腳；異或門XR16的輸出3腳連接加法器的輸出F1腳；異或門XR15的輸出3腳連接加法器的輸出F2腳；異或門XR14的輸出3腳連接加法器的輸出F3腳；與門A20的輸出5腳連接加法器的輸出F4腳。
全文摘要
一種除數(shù)為15×文檔編號G06F7/52GK1547104SQ20031010754
公開日2004年11月17日 申請日期2003年12月16日 優(yōu)先權(quán)日2003年12月16日
發(fā)明者武金木, 武優(yōu)西, 李艷, 姚芳, 李波 申請人:河北工業(yè)大學(xué)