專(zhuān)利名稱：利用與非閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于引導(dǎo)計(jì)算設(shè)備的系統(tǒng)；更具體地說(shuō)，涉及使用NAND(與非)閃速存儲(chǔ)器引導(dǎo)的系統(tǒng)及其引導(dǎo)方法。
背景技術(shù)：
在如個(gè)人數(shù)字助理(PDA)的每個(gè)典型的個(gè)人計(jì)算機(jī)(PC)或計(jì)算設(shè)備中，當(dāng)打開(kāi)PC或設(shè)備時(shí)，執(zhí)行安裝在基本輸入/輸出服務(wù)(BIOS)中的程序。通過(guò)執(zhí)行BIOS程序執(zhí)行多個(gè)初始化功能。這些功能通常是檢驗(yàn)用于定制設(shè)置的CMOS設(shè)置；加載中斷處理程序和設(shè)備驅(qū)動(dòng)程序；初始化寄存器和電源管理；執(zhí)行用于安裝如磁盤(pán)驅(qū)動(dòng)器的元件或外圍設(shè)備的通電自檢(POST)；顯示系統(tǒng)設(shè)置；確定哪個(gè)組件是可引導(dǎo)的；以及初始化自舉序列。通常，將BIOS(或引導(dǎo))程序存儲(chǔ)在只讀存儲(chǔ)器(ROM)、可擦可編程序只讀存儲(chǔ)器(EPROM)或NOR(或非)型邏輯(NOR)閃速存儲(chǔ)器中。
如果將引導(dǎo)程序存儲(chǔ)在ROM中，因?yàn)镽OM是非易失性的，不能改變存儲(chǔ)的程序。任何對(duì)存儲(chǔ)的程序必要的較小改變需要替換ROM。在將引導(dǎo)程序存儲(chǔ)在EPROM的情況下，如果改變存儲(chǔ)的程序，必須擦除在前存儲(chǔ)的程序。EPROM擦除進(jìn)一步需要單個(gè)組件或設(shè)備。同樣地，如果將程序存儲(chǔ)在ROM或EPROM中，不容易執(zhí)行在引導(dǎo)程序中需要的任何改變或更新。在將引導(dǎo)程序存儲(chǔ)在NOR邏輯(NOR)閃速存儲(chǔ)器的情況下，能擦除或更新存儲(chǔ)的程序。然而，與NAND邏輯(NAND)閃速存儲(chǔ)器相比，對(duì)指定存儲(chǔ)容量來(lái)說(shuō)NOR閃速存儲(chǔ)器在大小方面更大且制造起來(lái)更昂貴。
圖1中示出了具有存儲(chǔ)BIOS的NAND閃速存儲(chǔ)器的系統(tǒng)的一個(gè)例子，其在U.S.專(zhuān)利NO.5,535,357中公開(kāi)。參考圖1，系統(tǒng)10包括系統(tǒng)總線17、包括NAND閃速存儲(chǔ)器18和內(nèi)部接口塊15的組合芯片16、以及用于控制組合芯片16和系統(tǒng)存儲(chǔ)器19的控制器11?？刂破?1可是中央處理單元(CPU)，其具有用于執(zhí)行計(jì)算功能的CPU核心12、存儲(chǔ)控制器14以及在控制器11內(nèi)部中的內(nèi)部系統(tǒng)總線13。存儲(chǔ)控制器14執(zhí)行NAND閃速存儲(chǔ)器18和系統(tǒng)存儲(chǔ)器19間的存儲(chǔ)變換，并使用用于根據(jù)存儲(chǔ)變換執(zhí)行的接口功能的內(nèi)部接口塊15。內(nèi)部接口塊15臨時(shí)將NAND閃速存儲(chǔ)設(shè)備的數(shù)據(jù)存儲(chǔ)在如寄存器或RAM的存儲(chǔ)設(shè)備中，并在存儲(chǔ)控制器14的控制下，通過(guò)系統(tǒng)總線17將臨時(shí)存儲(chǔ)的數(shù)據(jù)傳送給系統(tǒng)存儲(chǔ)器。
內(nèi)部接口塊15包括一個(gè)用于與NAND閃速存儲(chǔ)器18連接的NAND接口邏輯28以及一個(gè)用于通過(guò)系統(tǒng)總線17與系統(tǒng)存儲(chǔ)器19或存儲(chǔ)控制器14連接的NOR接口邏輯29。NOR接口邏輯29是通常用于在NOR閃速存儲(chǔ)器和存儲(chǔ)控制器和/或系統(tǒng)存儲(chǔ)器之間進(jìn)行接口連接的電路。如果閃速存儲(chǔ)器是NOR閃速存儲(chǔ)器，NAND接口邏輯28不必使來(lái)自閃速存儲(chǔ)器的信號(hào)為“NOR接口方式”(本領(lǐng)域的技術(shù)人員將該術(shù)語(yǔ)稱為“ROM接口方式”)，NOR接口方式為根據(jù)字節(jié)/字單元的地址能夠隨機(jī)存取存儲(chǔ)器的數(shù)據(jù)傳送。相反，“NAND接口方式”的數(shù)據(jù)傳送不是隨機(jī)存取，而塊單元的數(shù)據(jù)是通過(guò)塊地址和命令來(lái)傳送的。
系統(tǒng)10使用NAND接口方式將NAND閃速存儲(chǔ)器18的數(shù)據(jù)通過(guò)NAND接口邏輯28傳送給內(nèi)部接口塊15，以及使用NOR接口方式，通過(guò)NOR接口邏輯29將數(shù)據(jù)傳送給系統(tǒng)存儲(chǔ)器19。由于來(lái)自NAND閃速存儲(chǔ)器18的數(shù)據(jù)存取需要經(jīng)過(guò)兩級(jí)NAND接口方式和NOR接口方式，損害了數(shù)據(jù)存取速度。另外，因?yàn)橛糜谟纱鎯?chǔ)控制器存取在閃速存儲(chǔ)設(shè)備中存儲(chǔ)的引導(dǎo)程序代碼所需的時(shí)間是系統(tǒng)性能的一個(gè)指標(biāo)，因此不能最優(yōu)化這種設(shè)備的系統(tǒng)額定性能。
此外，因?yàn)镹AND閃速存儲(chǔ)器18的所有數(shù)據(jù)需要加載到內(nèi)部接口塊15中以及需要支持NAND和NOR接口的邏輯電路，所以內(nèi)部接口塊15在物理尺寸方面自然需要很大。因此，圖1所示的系統(tǒng)10可能成本很高并且低于最佳額定性能。

發(fā)明內(nèi)容
提供一個(gè)具有CPU核心、系統(tǒng)存儲(chǔ)器以及用于它們間的數(shù)據(jù)通信的接口的系統(tǒng)，系統(tǒng)包括一個(gè)NAND閃速存儲(chǔ)器，用于至少存儲(chǔ)引導(dǎo)程序代一個(gè)碼、引導(dǎo)程序打包器(boot strapper)，用于協(xié)調(diào)將控制信號(hào)傳送到NAND閃速存儲(chǔ)器，并通過(guò)接口從NAND閃速存儲(chǔ)器接收引導(dǎo)程序代碼、以及一個(gè)RAM，用于存儲(chǔ)從NAND閃速存儲(chǔ)器存取的引導(dǎo)程序代碼，其中系統(tǒng)引導(dǎo)包括由CPU核心從RAM讀取引導(dǎo)程序代碼。最好，引導(dǎo)程序代碼包括一個(gè)系統(tǒng)初始化程序和復(fù)制指令程序。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，引導(dǎo)程序打包器包括用于與NAND閃速存儲(chǔ)器接口的NAND接口邏輯，以及將用于存儲(chǔ)引導(dǎo)程序代碼的RAM集成到引導(dǎo)程序打包器中。
在另一實(shí)施例中，RAM在引導(dǎo)程序打包器外。
該系統(tǒng)進(jìn)一步包括延遲，用于延遲CPU核心的初始化操作直到將引導(dǎo)程序代碼存儲(chǔ)在RAM中為止。通過(guò)引導(dǎo)程序打包器來(lái)實(shí)現(xiàn)延遲以及通過(guò)存儲(chǔ)控制器來(lái)實(shí)現(xiàn)接口。存儲(chǔ)控制器包括用于以NAND接口方式與NAND閃速存儲(chǔ)器接口的NAND接口邏輯。
根據(jù)本發(fā)明的另一實(shí)施例，RAM是通過(guò)第一局部總線連接到CPU核心的高速緩沖存儲(chǔ)器。系統(tǒng)另外包括用于將引導(dǎo)程序打包器連接到高速緩沖存儲(chǔ)器的包裝器(wrapper)。第二局部總線直接將引導(dǎo)程序打包器連接到高速緩沖存儲(chǔ)器。
在一個(gè)實(shí)施例中，該系統(tǒng)另外包括用于通過(guò)接口和系統(tǒng)總線，控制NAND閃速存儲(chǔ)器和系統(tǒng)存儲(chǔ)器的存儲(chǔ)控制器，其中接口包括用于防止通過(guò)存儲(chǔ)控制器和引導(dǎo)程序打包器同時(shí)存取系統(tǒng)總線的裝置。
根據(jù)本發(fā)明的另一實(shí)施例，提供具有一個(gè)CPU核心、系統(tǒng)存儲(chǔ)器以及用于它們間數(shù)據(jù)的通信的接口的系統(tǒng)，該系統(tǒng)包括一個(gè)NAND閃速存儲(chǔ)器，用于存儲(chǔ)操作系統(tǒng)程序、以及ROM，用于存儲(chǔ)引導(dǎo)程序代碼，其中系統(tǒng)的引導(dǎo)包括由CPU核心從ROM讀取引導(dǎo)程序代碼。最好，初始化時(shí)將操作系統(tǒng)程序復(fù)制到系統(tǒng)存儲(chǔ)器上，以及CPU通過(guò)存取系統(tǒng)存儲(chǔ)器執(zhí)行操作系統(tǒng)程序。
根據(jù)本發(fā)明的另一實(shí)施例，提供具有一個(gè)CPU核心、系統(tǒng)存儲(chǔ)器以及用于兩者之間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括NAND閃速存儲(chǔ)器，用于存儲(chǔ)引導(dǎo)程序代碼；引導(dǎo)程序打包器，通過(guò)系統(tǒng)總線，連接到NAND閃速存儲(chǔ)器，用于從NAND閃速存儲(chǔ)器接收引導(dǎo)程序代碼；包括RAM的引導(dǎo)程序打包器，用于存儲(chǔ)引導(dǎo)程序代碼，其中系統(tǒng)的引導(dǎo)包括由CPU核心從RAM讀取引導(dǎo)程序代碼。
在本發(fā)明的另一方面，提供具有一個(gè)CPU核心、系統(tǒng)存儲(chǔ)器以及用于兩者間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括NAND閃速存儲(chǔ)器，用于存儲(chǔ)操作系統(tǒng)程序；多個(gè)耦合管腳，用于設(shè)置初始化參數(shù)；以及復(fù)制邏輯電路，用于在接收到系統(tǒng)初始化信號(hào)后，將操作系統(tǒng)程序復(fù)制到系統(tǒng)存儲(chǔ)器中，其中通過(guò)存取系統(tǒng)存儲(chǔ)器，CPU核心執(zhí)行操作系統(tǒng)程序。
在本發(fā)明的另一方面，提供具有CPU核心、系統(tǒng)存儲(chǔ)器以及用于兩者間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括閃速存儲(chǔ)器，用于至少存儲(chǔ)引導(dǎo)程序代碼；引導(dǎo)程序打包器，用于協(xié)調(diào)將控制信號(hào)傳送到閃速存儲(chǔ)器，以及通過(guò)接口從閃速存儲(chǔ)器接收引導(dǎo)程序代碼；第一和第二存儲(chǔ)控制器，用于有選擇地控制閃速存儲(chǔ)器；以及選擇器，用于根據(jù)閃速存儲(chǔ)器的類(lèi)型，選擇操作第一和第二存儲(chǔ)控制器的一個(gè)。
該閃速存儲(chǔ)器是NOR和NAND閃速存儲(chǔ)器中的一種。第一存儲(chǔ)控制器，包括NOR接口邏輯以及第二存儲(chǔ)控制器包括NAND接口邏輯。
該系統(tǒng)最好另外包括RAM，用于存儲(chǔ)從閃速存儲(chǔ)器接收的引導(dǎo)程序代碼，并且選擇器包括用于選擇操作第一和第二存儲(chǔ)控制器中的一個(gè)的選擇管腳。
根據(jù)本發(fā)明的引導(dǎo)方法，在具有CPU核心、系統(tǒng)控制器以及存儲(chǔ)控制器的計(jì)算設(shè)備中，該方法包括步驟將引導(dǎo)程序代碼預(yù)先存儲(chǔ)在NAND閃速存儲(chǔ)器中、接收系統(tǒng)初始化信號(hào)、將引導(dǎo)程序代碼從NAND閃速存儲(chǔ)器傳送到RAM中，以及由CPU核心執(zhí)行存儲(chǔ)在RAM中的引導(dǎo)程序代碼。
該方法進(jìn)一步包括步驟在接收到系統(tǒng)初始化信號(hào)后，掛起CPU核心的執(zhí)行直到完成將引導(dǎo)程序代碼從NAND閃速存儲(chǔ)器傳送到RAM中的步驟為止。


圖1表示具有常規(guī)NAND閃速存儲(chǔ)器的計(jì)算系統(tǒng)。
圖2表示使用存儲(chǔ)在NAND閃速存儲(chǔ)器中的引導(dǎo)程序代碼的本發(fā)明的實(shí)施例。
圖3表示從閃速存儲(chǔ)器傳送引導(dǎo)程序代碼的過(guò)程的時(shí)序圖。
圖4表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖5表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖6表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖7表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖8表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖9表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖10表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖11表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖12表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖13表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖14表示根據(jù)本發(fā)明的計(jì)算系統(tǒng)的另一實(shí)施例。
圖15表示根據(jù)本發(fā)明的實(shí)施例，描述從閃速存儲(chǔ)器傳送引導(dǎo)程序代碼的步驟的流程圖。
具體實(shí)施例方式
圖2中示出了根據(jù)本發(fā)明的實(shí)施例的使用NAND閃速存儲(chǔ)器的系統(tǒng)。
參考圖2，計(jì)算系統(tǒng)20包括控制器21、系統(tǒng)總線17、NAND閃速存儲(chǔ)器18以及系統(tǒng)存儲(chǔ)器19。計(jì)算系統(tǒng)20包括計(jì)算設(shè)備的基本組件，計(jì)算設(shè)備可以是由系統(tǒng)初始化程序(通常稱為引導(dǎo)程序代碼)引導(dǎo)的個(gè)人數(shù)字助理(PDA)、掌上電腦、膝上型電腦、個(gè)人計(jì)算機(jī)或任何系統(tǒng)。
控制器21具有CPU核心12、內(nèi)部系統(tǒng)總線13、存儲(chǔ)控制器14、引導(dǎo)程序打包器25、以及接口27。控制器21可嵌在單個(gè)半導(dǎo)體芯片中，以及通?？刂坪凸芾砣魏未鎯?chǔ)器，如連接到系統(tǒng)總線17的NAND閃速存儲(chǔ)器18以及系統(tǒng)存儲(chǔ)器19。
系統(tǒng)總線17用于控制器21、NAND閃速存儲(chǔ)器18以及系統(tǒng)存儲(chǔ)器19的數(shù)據(jù)傳送。
NAND閃速存儲(chǔ)器18存儲(chǔ)用于引導(dǎo)系統(tǒng)20的引導(dǎo)程序代碼，以及可另外存儲(chǔ)操作系統(tǒng)(OS)和其他程序或數(shù)據(jù)。OS可是Microsoft DOS或WINDOWS，在引導(dǎo)或初始化過(guò)程后，由控制器21執(zhí)行來(lái)操作系統(tǒng)20?；谟糜诒硎救绾卫脩?yīng)用程序的用戶要求和軟件代碼，存儲(chǔ)在NAND閃速存儲(chǔ)器18中的數(shù)據(jù)也可能是用戶存儲(chǔ)設(shè)備的配置代碼。
系統(tǒng)存儲(chǔ)器19最好是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)，用作存儲(chǔ)數(shù)據(jù)、指令等的主存儲(chǔ)器。
CPU核心12執(zhí)行OS、應(yīng)用程序以及操作程序。內(nèi)部系統(tǒng)總線13將數(shù)據(jù)傳送到CPU核心12以及從CPU核心12傳送數(shù)據(jù)、以及在存儲(chǔ)控制器14和引導(dǎo)程序打包器間傳送數(shù)據(jù)。
根據(jù)本發(fā)明的該實(shí)施例，在初始化之前，首先將引導(dǎo)程序代碼存儲(chǔ)在NAND閃速存儲(chǔ)器18中。初始化時(shí)，將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼傳送給引導(dǎo)程序打包器25中的內(nèi)部RAM26。NAND接口邏輯28連接NAND閃速存儲(chǔ)器18并將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼傳送給內(nèi)部RAM26。在完成引導(dǎo)程序代碼的傳送后，由CPU核心12執(zhí)行包括系統(tǒng)初始化代碼和復(fù)制循環(huán)指令代碼的引導(dǎo)程序代碼。當(dāng)執(zhí)行時(shí)，系統(tǒng)初始化代碼初始化控制器21、NAND閃速存儲(chǔ)器21、系統(tǒng)存儲(chǔ)器19以及外圍設(shè)備。復(fù)制循環(huán)指令碼指示將將要加載的所存儲(chǔ)的操作系統(tǒng)或其他數(shù)據(jù)復(fù)制到系統(tǒng)存儲(chǔ)器19中。同時(shí)從NAND閃速存儲(chǔ)器加載到內(nèi)部RAM26的操作系統(tǒng)或其他數(shù)據(jù)的大小可由引導(dǎo)程序代碼指定的值確定，或可由引導(dǎo)程序打包器25中的硬件邏輯確定。由于與NOR和NAND接口邏輯(見(jiàn)圖1)相比，引導(dǎo)程序打包器25僅需要包括一個(gè)NAND接口邏輯，與圖1的接口塊15相比，所以引導(dǎo)程序打包器25在大小方面比圖1的接口塊15小。另外，由于內(nèi)部RAM26僅存儲(chǔ)引導(dǎo)程序代碼，與存儲(chǔ)NAND閃速存儲(chǔ)器18的所有數(shù)據(jù)的接口塊15相比，其具有較小的容量。因此，根據(jù)本發(fā)明，系統(tǒng)20的成本有利地低于圖1的系統(tǒng)10的成本。
存儲(chǔ)控制器14控制和管理包括將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的操作系統(tǒng)或數(shù)據(jù)通過(guò)系統(tǒng)總線17寫(xiě)入系統(tǒng)存儲(chǔ)器19或從系統(tǒng)存儲(chǔ)器19讀取數(shù)據(jù)的存儲(chǔ)器操作。在這種操作中，存儲(chǔ)控制器14執(zhí)行NAND閃速存儲(chǔ)器18以及系統(tǒng)存儲(chǔ)器19間的存儲(chǔ)變換。
接著，描述在圖2中系統(tǒng)20的操作。當(dāng)啟動(dòng)系統(tǒng)20時(shí)，引導(dǎo)程序打包器25接收系統(tǒng)初始化信號(hào)(如，加電信號(hào)和系統(tǒng)復(fù)位信號(hào))，以及將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼傳送給系統(tǒng)存儲(chǔ)器19。當(dāng)正將引導(dǎo)程序代碼傳送給內(nèi)部RAM26時(shí)，引導(dǎo)程序打包器25生成用于掛起CPU核心12的操作的控制信號(hào)。在完成引導(dǎo)程序代碼的傳送后，復(fù)位控制信號(hào)并激活CPU核心12以及執(zhí)行“后引導(dǎo)操作”。
另外，可將控制器21中的一個(gè)延遲(未示出)用來(lái)掛起CPU核心12的操作。例如，同時(shí)將系統(tǒng)初始化信號(hào)(例如，加電信號(hào)和系統(tǒng)復(fù)位信號(hào))施加到連接到CPU核心12的引導(dǎo)程序打包器25和延遲。延遲系統(tǒng)初始化信號(hào)的到來(lái)直到將引導(dǎo)程序代碼從NAND閃速存儲(chǔ)器18傳送到內(nèi)部RAM26為止?？赏ㄟ^(guò)延遲電路或軟件來(lái)實(shí)現(xiàn)延遲。因此，設(shè)置延遲來(lái)延遲基本上等于或稍微大于用于這種引導(dǎo)程序代碼傳送所需的時(shí)間的時(shí)間量。
在激活CPU核心12后，執(zhí)行存儲(chǔ)在內(nèi)部RAM26中的引導(dǎo)程序代碼。通過(guò)執(zhí)行引導(dǎo)程序代碼中的系統(tǒng)初始化代碼，初始化系統(tǒng)20的硬件。通過(guò)執(zhí)行引導(dǎo)程序代碼中的復(fù)制循環(huán)指令代碼，CPU核心12讀出其他數(shù)據(jù)或程序，如存儲(chǔ)在NAND閃速存儲(chǔ)器18中的操作系統(tǒng)。這最好以頁(yè)為單位通過(guò)接口27和引導(dǎo)程序打包器25的NAND接口邏輯28執(zhí)行。此后，CPU核心12通過(guò)存儲(chǔ)控制器14和接口27將讀出的其他數(shù)據(jù)或程序如操作系統(tǒng)復(fù)制到系統(tǒng)存儲(chǔ)器19。在完成其他數(shù)據(jù)或程序如操作系統(tǒng)的復(fù)制操作后，執(zhí)行操作系統(tǒng)。因此，當(dāng)完成引導(dǎo)程序過(guò)程時(shí)，通過(guò)來(lái)自系統(tǒng)存儲(chǔ)器19的操作系統(tǒng)驅(qū)動(dòng)系統(tǒng)20。
根據(jù)本發(fā)明的該實(shí)施例，用單級(jí)NAND接口實(shí)現(xiàn)引導(dǎo)程序過(guò)程，引導(dǎo)程序過(guò)程是通過(guò)首先將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼復(fù)制到內(nèi)部RAM26，然后將操作系統(tǒng)傳送到系統(tǒng)存儲(chǔ)器19來(lái)執(zhí)行的。當(dāng)與在如圖1所示的兩級(jí)接口方式(即NAND接口方式以及NOR接口方式)比較時(shí)，實(shí)現(xiàn)了更快的引導(dǎo)速度。
下面將參考圖2和圖3更詳細(xì)地描述由引導(dǎo)程序打包器25讀出存儲(chǔ)在NAND閃速存儲(chǔ)器中的引導(dǎo)程序代碼以及將讀出的引導(dǎo)程序代碼傳送給內(nèi)部RAM26的過(guò)程。圖3根據(jù)本發(fā)明的優(yōu)選實(shí)施例，描述當(dāng)從NAND閃速存儲(chǔ)器讀出引導(dǎo)程序代碼時(shí)的時(shí)序圖。
響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器25輸出控制信號(hào)(如CLE、ALE、CE、WE、RE以及R/B)以便讀出存儲(chǔ)在NAND閃速存儲(chǔ)器中的引導(dǎo)程序代碼。在具有地址ad0、ad1以及ad2的00h產(chǎn)生讀取命令。系統(tǒng)初始化信號(hào)包括加電信號(hào)(當(dāng)系統(tǒng)加電時(shí)產(chǎn)生)、系統(tǒng)復(fù)位信號(hào)或再?gòu)?fù)位信號(hào)。
當(dāng)將預(yù)定命令輸入到NAND閃速存儲(chǔ)器18時(shí)，激活命令鎖存允許信號(hào)(CLE)。當(dāng)將預(yù)定地址輸入到NAND閃速存儲(chǔ)器18時(shí)，激活地址鎖存允許信號(hào)(ALE)。
響應(yīng)有效的(如邏輯“高”)命令鎖存允許信號(hào)(CLE)、有效的(如邏輯“低”)芯片允許信號(hào)(CE#)以及有效的寫(xiě)允許信號(hào)(WE#)，NAND閃速存儲(chǔ)器18經(jīng)系統(tǒng)總線17接收讀命令00h。這里，“#”表示有效的低狀態(tài)。
同樣，響應(yīng)有效的地址鎖存允許信號(hào)(ALE)、有效的芯片允許信號(hào)(CE#)以及有效的寫(xiě)允許信號(hào)(WE#)，NAND閃速存儲(chǔ)器18經(jīng)系統(tǒng)總線17接收地址。可根據(jù)NAND閃速存儲(chǔ)器地址段(step)選擇信號(hào)，設(shè)置生成的地址的數(shù)量。
根據(jù)本發(fā)明的該實(shí)施例，圖3中示出了NAND閃速存儲(chǔ)器18的3段(step)尋址，但本領(lǐng)域的技術(shù)人員很容易意識(shí)到尋址過(guò)程并不僅限于此，并且NAND閃速存儲(chǔ)器地址段選擇信號(hào)可使用三個(gè)或更多數(shù)量的段尋址。
根據(jù)本發(fā)明，引導(dǎo)程序打包器25生成讀命令00h來(lái)讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼，然后生成地址ad0、ad1以及ad2。響應(yīng)讀命令00h以及地址ad0、ad1以及ad2，以頁(yè)為單位讀出存儲(chǔ)的引導(dǎo)程序代碼。將讀出的數(shù)據(jù)暫時(shí)存儲(chǔ)在NAND閃速存儲(chǔ)器18的內(nèi)部緩沖器(未示出)中。
在就緒/忙信號(hào)R/B#處于有效邏輯(“低”)時(shí)，完成將數(shù)據(jù)(如引導(dǎo)程序代碼)復(fù)制到內(nèi)部緩沖器中的操作。在就緒(read)/忙信號(hào)R/B#處于無(wú)效邏輯(“高”)時(shí)，不完成數(shù)據(jù)(引導(dǎo)程序代碼，這里為D0、D1、D2和D3)的復(fù)制操作。在激活讀允許信號(hào)RE#時(shí)，將存儲(chǔ)在內(nèi)部緩沖器中的數(shù)據(jù)D0、D1、D2和D3傳送到系統(tǒng)總線17。此后，將系統(tǒng)總線17上的數(shù)據(jù)D0、D1、D2以及D3傳送到內(nèi)部RAM26。
根據(jù)本發(fā)明的優(yōu)選實(shí)施例，響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器25產(chǎn)生CPU核心12的操作中的掛起或延遲，同時(shí)最好通過(guò)NAND接口邏輯28和接口27將控制信號(hào)如CE#、CLE、ALE、WE#、RE#以及R/B#輸出給NAND閃速存儲(chǔ)器18。響應(yīng)控制信號(hào)，如CE#、CLE、ALE、WE#、RE#以及R/B#，將從NAND閃速存儲(chǔ)器18讀取的數(shù)據(jù)經(jīng)NAND接口邏輯28和接口27傳送給引導(dǎo)程序打包器25。引導(dǎo)程序打包器25將引導(dǎo)程序代碼存儲(chǔ)在內(nèi)部RAM26中，然后釋放CPU12上的掛起。另外，將CPU核心延遲大于將引導(dǎo)程序代碼存儲(chǔ)在內(nèi)部RAM26中所需的時(shí)間的持續(xù)時(shí)間。延遲可以是可調(diào)整的定時(shí)器。因此，當(dāng)掛起CPU核心12時(shí)，存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼已經(jīng)傳送給內(nèi)部RAM26。
此后，載入內(nèi)部RAM26的引導(dǎo)程序代碼中的系統(tǒng)初始化代碼的執(zhí)行導(dǎo)致初始化系統(tǒng)20的硬件。以及通過(guò)執(zhí)行引導(dǎo)程序代碼中的復(fù)制循環(huán)指令碼，CPU核心12使操作系統(tǒng)從NAND閃速存儲(chǔ)器18傳送到系統(tǒng)存儲(chǔ)器19，最好通過(guò)存儲(chǔ)控制器14和接口27。接口27中的多路復(fù)用或數(shù)據(jù)選擇電路(未示出)多路存取系統(tǒng)總線17，從而防止存儲(chǔ)控制器14和引導(dǎo)程序打包器25同時(shí)存取系統(tǒng)總線17。
在完成將操作系統(tǒng)復(fù)制到系統(tǒng)存儲(chǔ)器19后，由系統(tǒng)存儲(chǔ)器19執(zhí)行操作系統(tǒng)以及由此驅(qū)動(dòng)系統(tǒng)20。
圖4中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)程序系統(tǒng)的第二實(shí)施例。根據(jù)該實(shí)施例，將內(nèi)部RAM33放在引導(dǎo)程序打包器32外。最好經(jīng)內(nèi)部系統(tǒng)總線13由引導(dǎo)程序打包器32存取內(nèi)部RAM33；另外NAND閃速存儲(chǔ)器18數(shù)據(jù)傳送的操作與先前所述的相同。
圖5中所示的是根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第三實(shí)施例，由引導(dǎo)程序打包器32存取內(nèi)部RAM33最好經(jīng)專(zhuān)用總線34；另外，NAND閃速存儲(chǔ)器18的數(shù)據(jù)傳送的操作與先前描述的相同。使用用于加載到內(nèi)部RAM33的專(zhuān)用總線34降低了從NAND閃速存儲(chǔ)器18傳送引導(dǎo)程序代碼所需的時(shí)間量，從而提高系統(tǒng)性能。
圖6中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第四實(shí)施例。圖6的系統(tǒng)50包括控制器51、NAND閃速存儲(chǔ)器18、系統(tǒng)總線17以及系統(tǒng)存儲(chǔ)器19。
控制器51包括引導(dǎo)程序打包器52、CPU核心12、內(nèi)部系統(tǒng)總線13以及內(nèi)部RAM53和具有NAND接口邏輯28的存儲(chǔ)控制器54。如圖6所示，內(nèi)部RAM53在引導(dǎo)程序打包器52中，但內(nèi)部RAM53也能放在引導(dǎo)程序打包器52外，如圖4和圖5所示。根據(jù)該實(shí)施例，系統(tǒng)控制器54用來(lái)控制系統(tǒng)存儲(chǔ)器19和直接存取NAND閃速存儲(chǔ)器18。因此，根據(jù)該實(shí)施例，存儲(chǔ)控制器54能執(zhí)行先前由圖2中所示的接口27執(zhí)行的功能。
響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器52掛起CPU核心12的操作，同時(shí)經(jīng)內(nèi)部系統(tǒng)總線13，由NAND接口邏輯28使用NAND接口方式讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼。然后，引導(dǎo)程序打包器52將讀出的引導(dǎo)程序代碼加載到內(nèi)部RAM53。系統(tǒng)初始化信號(hào)是響應(yīng)加電信號(hào)或復(fù)位信號(hào)而生成的信號(hào)。
通過(guò)執(zhí)行引導(dǎo)程序代碼中的系統(tǒng)初始化代碼，初始化系統(tǒng)20的硬件。以及通過(guò)執(zhí)行引導(dǎo)程序代碼中的復(fù)制循環(huán)指令代碼，CPU核心12經(jīng)存儲(chǔ)控制器54讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的操作系統(tǒng)，并將操作系統(tǒng)載入系統(tǒng)存儲(chǔ)器19中。在完成將操作系統(tǒng)復(fù)制到系統(tǒng)存儲(chǔ)器19后，由系統(tǒng)存儲(chǔ)器19執(zhí)行操作系統(tǒng)。
圖7中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第五實(shí)施例?？刂破?1包括CPU核心12、引導(dǎo)程序打包器62、內(nèi)部系統(tǒng)總線13、存儲(chǔ)控制器54以及內(nèi)部RAM63。注意內(nèi)部RAM63放在引導(dǎo)程序打包器62外。
響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器62掛起CPU核心12的操作，同時(shí)由存儲(chǔ)控制器54的NAND接口邏輯28使用NAND接口方式讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼。然而，通過(guò)內(nèi)部系統(tǒng)總線13，引導(dǎo)程序打包器62將讀出的引導(dǎo)程序代碼載入到內(nèi)部RAM63。
圖8中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第六實(shí)施例。控制器71包括CPU核心12、局部總線75、高速緩沖存儲(chǔ)器73、包裝器72、內(nèi)部系統(tǒng)總線13、存儲(chǔ)控制器54以及引導(dǎo)程序打包器74。包裝器72與局部總線75和內(nèi)部系統(tǒng)總線13接口。包裝器最好是執(zhí)行來(lái)有選擇地控制對(duì)高速緩沖存儲(chǔ)器73的存或取的存取的軟件程序或硬件。將高速緩沖存儲(chǔ)器73放在臨近CPU核心12，用于暫時(shí)存儲(chǔ)頻繁地使用的數(shù)據(jù)。高速緩沖存儲(chǔ)器73的存取時(shí)間比圖7的內(nèi)部RAM的存取時(shí)間短。
在通過(guò)內(nèi)部系統(tǒng)總線13存取高速緩沖存儲(chǔ)器73的情況下，響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器74延遲或掛起CPU核心12的操作，同時(shí)由NAND接口邏輯28使用NAND接口方式讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼。此后，通過(guò)內(nèi)部系統(tǒng)總線13，引導(dǎo)程序打包器74將讀出的引導(dǎo)程序代碼寫(xiě)入高速緩沖存儲(chǔ)器73中。
在通過(guò)局部總線75存取高速緩沖存儲(chǔ)器73的情況下，響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器74掛起CPU核心12的操作，同時(shí)使用NAND接口邏輯28讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼。此后，通過(guò)包裝器72和局部總線75，引導(dǎo)程序打包器74將讀出的引導(dǎo)程序代碼寫(xiě)入高速緩沖存儲(chǔ)器73中。由于高速緩沖存儲(chǔ)器73的較短的存取時(shí)間，使用根據(jù)本發(fā)明的引導(dǎo)系統(tǒng)的系統(tǒng)引導(dǎo)過(guò)程更快。
圖9中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第七實(shí)施例?？刂破?1包括用于在高速緩沖存儲(chǔ)器73和引導(dǎo)程序打包器74間傳送數(shù)據(jù)的第二局部總線82。圖9的引導(dǎo)程序打包器74與圖8的引導(dǎo)程序打包器一樣操作。
響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器74掛起CPU核心12的操作，同時(shí)使用存儲(chǔ)控制器54的NAND接口邏輯28讀出存儲(chǔ)在NAND閃速存儲(chǔ)設(shè)備18中的引導(dǎo)程序代碼。此后，通過(guò)專(zhuān)用總線82，引導(dǎo)程序打包器74將讀出的引導(dǎo)程序代碼寫(xiě)(復(fù)制、加載和傳送)到高速緩沖存儲(chǔ)器73中。在將引導(dǎo)程序代碼存入高速緩沖存儲(chǔ)器73后，除使用專(zhuān)用總線82外，以后的操作與圖6所描述的相同。
圖10描述根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第八實(shí)施例?？刂破?1包括CPU核心12、局部總線75、包裝器72、超高速緩存和引導(dǎo)程序打包器92、內(nèi)部系統(tǒng)總線13以及存儲(chǔ)控制器54。超高速緩存和引導(dǎo)程序打包器92是其中集成有高速緩沖存儲(chǔ)器的引導(dǎo)程序打包器。
響應(yīng)系統(tǒng)初始化信號(hào)，超高速緩存和引導(dǎo)程序打包器92掛起CPU核心12的操作，同時(shí)讀出存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼。此后，超高速緩存和引導(dǎo)程序打包器92通過(guò)內(nèi)部系統(tǒng)總線13將讀出的引導(dǎo)程序代碼加載到其中的高速緩沖存儲(chǔ)器。另外，可以設(shè)置包裝器72來(lái)引導(dǎo)引導(dǎo)程序代碼通過(guò)局部總線75。
圖11中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第九實(shí)施例?？刂破?01包括CPU核心12、存儲(chǔ)控制器54、復(fù)制邏輯塊105、內(nèi)部系統(tǒng)總線13以及選擇管腳106。選擇管腳有選擇地耦合到電源電壓VCC或接地電壓GND。根據(jù)本發(fā)明，控制器101執(zhí)行初始化操作，其中通過(guò)在系統(tǒng)存儲(chǔ)器19中設(shè)置方式寄存器(MRS)(未示出)來(lái)初始化系統(tǒng)存儲(chǔ)器。可通過(guò)使用選擇管腳106，設(shè)置MRS。預(yù)先將MRS設(shè)置成將使用的系統(tǒng)存儲(chǔ)器19的操作模式，如CAS等待時(shí)間(latency)或脈沖長(zhǎng)度。例如，根據(jù)脈沖長(zhǎng)度確定一次加載到NAND閃速存儲(chǔ)器的系統(tǒng)存儲(chǔ)器19中的數(shù)據(jù)量。復(fù)制邏輯塊105指令用于將諸如存儲(chǔ)在NAND閃速存儲(chǔ)器18中的[引導(dǎo)程序代碼]、操作系統(tǒng)或一般數(shù)據(jù)的數(shù)據(jù)復(fù)制到系統(tǒng)存儲(chǔ)器19的操作，以及包括用于控制器101的指令序列。根據(jù)該實(shí)施例，引導(dǎo)程序代碼是不必要的并且不必存儲(chǔ)在NAND閃速存儲(chǔ)器18中。響應(yīng)系統(tǒng)初始化信號(hào)掛起CPU核心12的操作。同時(shí)，設(shè)置復(fù)制邏輯塊105來(lái)將諸如從NAND閃速存儲(chǔ)器18讀出的操作系統(tǒng)和一般數(shù)據(jù)存儲(chǔ)在系統(tǒng)存儲(chǔ)器19中。在完成復(fù)制后，激活CPU核心12并且在系統(tǒng)存儲(chǔ)器19中執(zhí)行操作系統(tǒng)。然后響應(yīng)操作系統(tǒng)，驅(qū)動(dòng)系統(tǒng)20。
在這種裝置100中，根據(jù)選擇管腳106的耦合信息，完成用于初始化系統(tǒng)存儲(chǔ)器19的系統(tǒng)初始化操作。由于刪去了將引導(dǎo)程序代碼復(fù)制到控制器的過(guò)程，提高了系統(tǒng)引導(dǎo)速度。
圖12中示出了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第十實(shí)施例。控制器111包括CPU核心12、存儲(chǔ)控制器54、內(nèi)部系統(tǒng)總線13以及ROM塊115。此時(shí)，ROM塊115取代了圖11的復(fù)制邏輯塊105。預(yù)先將包括系統(tǒng)初始化代碼以及用于指令將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的數(shù)據(jù)復(fù)制到系統(tǒng)存儲(chǔ)器19的代碼的ROM數(shù)據(jù)存儲(chǔ)在ROM塊115中。ROM塊115最好包括掩膜ROM、閃速存儲(chǔ)器等。
響應(yīng)系統(tǒng)初始化信號(hào)，激活CPU核心12以便根據(jù)包含在ROM塊115中的系統(tǒng)初始化代碼執(zhí)行初始化操作，以及將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的操作系統(tǒng)或一般數(shù)據(jù)復(fù)制到系統(tǒng)存儲(chǔ)器19中。在完成復(fù)制操作后，激活CPU核心12以及執(zhí)行系統(tǒng)存儲(chǔ)器19中的操作系統(tǒng)。即，當(dāng)完成引導(dǎo)時(shí)，響應(yīng)操作系統(tǒng)，驅(qū)動(dòng)系統(tǒng)110。
圖13中描述了根據(jù)本發(fā)明的使用NAND閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第十一實(shí)施例。系統(tǒng)120包括控制器121、引導(dǎo)程序打包器25、NAND閃速存儲(chǔ)器18以及系統(tǒng)存儲(chǔ)器19?？刂破?21具有CPU核心12、內(nèi)部系統(tǒng)總線13以及存儲(chǔ)控制器14。根據(jù)本實(shí)施例，將引導(dǎo)程序打包器25放在控制器121外并經(jīng)系統(tǒng)總線17操作性地連接到控制器121。
響應(yīng)系統(tǒng)初始化信號(hào)，掛起CPU核心12的操作，以及經(jīng)系統(tǒng)總線17，引導(dǎo)程序打包器25同時(shí)將存儲(chǔ)在NAND閃速存儲(chǔ)器18中的引導(dǎo)程序代碼加載到內(nèi)部RAM26。在將引導(dǎo)程序代碼存入內(nèi)部RAM26后，以后的操作與圖2中所述的相同。
圖14中描述了根據(jù)本發(fā)明的使用閃速存儲(chǔ)器的引導(dǎo)系統(tǒng)的第十二實(shí)施例。系統(tǒng)130包括控制器131、閃速存儲(chǔ)器135、系統(tǒng)存儲(chǔ)器19以及系統(tǒng)總線17?？刂破?31具有CPU核心12、具有NOR接口邏輯29的第一存儲(chǔ)控制器133、具有NAND接口邏輯28的第二存儲(chǔ)控制器134、選擇電路136以及選擇管腳132。根據(jù)閃速存儲(chǔ)器135的類(lèi)型，由選擇電路136將第一和第二存儲(chǔ)控制器133和134有選擇地連接到系統(tǒng)總線17。將選擇管腳132耦合到電源電壓VCC或接地電壓GND。根據(jù)將選擇管腳132耦合到VCC或GND的信息，有選擇地激活第一存儲(chǔ)控制器133或第二存儲(chǔ)控制器134。
根據(jù)本實(shí)施例，閃速存儲(chǔ)器135可是NOR閃速存儲(chǔ)器、NAND閃速存儲(chǔ)器或其他存儲(chǔ)器類(lèi)型。如果將NOR閃速存儲(chǔ)器用作閃速存儲(chǔ)器135，則將第一存儲(chǔ)控制器133經(jīng)NOR接口邏輯29和系統(tǒng)總線17連接到NOR閃速存儲(chǔ)器。在這種情況下，第一存儲(chǔ)控制器133使用第一存儲(chǔ)控制器133中的常規(guī)NOR接口方式將系統(tǒng)總線17與NOR閃速存儲(chǔ)器互連。因此，系統(tǒng)130的控制器131能容易地存取NOR閃速存儲(chǔ)器的數(shù)據(jù)(如引導(dǎo)程序代碼、操作系統(tǒng)以及一般數(shù)據(jù))。如果將NAND閃速存儲(chǔ)器用作閃速存儲(chǔ)器135，則經(jīng)過(guò)NAND接口邏輯28和系統(tǒng)總線17將第二存儲(chǔ)控制器134連接到NAND閃速存儲(chǔ)器。在這種情況下，基于如圖2至圖13所述的過(guò)程，使用NAND接口方式，第二存儲(chǔ)控制器134將系統(tǒng)總線17與NAND閃速存儲(chǔ)器互連。因此，系統(tǒng)130的控制器131可存取數(shù)據(jù)(如引導(dǎo)程序代碼、操作系統(tǒng)以及一般數(shù)據(jù))而與閃速存儲(chǔ)器135的類(lèi)型無(wú)關(guān)。
圖15中描述了根據(jù)本發(fā)明的表示加載存儲(chǔ)在閃速存儲(chǔ)器中的引導(dǎo)程序代碼的步驟的流程圖。參考圖2至圖13，在每個(gè)附圖中示出的引導(dǎo)程序打包器的初始狀態(tài)是空閑狀態(tài)(步驟150)。
響應(yīng)系統(tǒng)初始化信號(hào)，引導(dǎo)程序打包器檢測(cè)閃速存儲(chǔ)器的頁(yè)面大小、密度以及數(shù)據(jù)寬度，同時(shí)輸出用于掛起系統(tǒng)的CPU的控制信號(hào)。另外，系統(tǒng)使用延遲(在前描述過(guò))以便掛起CPU直到將引導(dǎo)程序代碼加載到內(nèi)部RAM為止(步驟151)。
根據(jù)圖3描述的方法，引導(dǎo)程序打包器以頁(yè)為單位讀出存儲(chǔ)在閃速存儲(chǔ)器中的引導(dǎo)程序代碼，以及通過(guò)預(yù)定總線或接口將讀出的引導(dǎo)程序代碼加載到控制器內(nèi)或外的內(nèi)部RAM(步驟152)。
在步驟153，引導(dǎo)程序打包器檢測(cè)加載的引導(dǎo)程序代碼的傳送量大小。如果傳送量大小不為“0”，例程返回步驟152。
如果傳送量大小為“0”，即，將存儲(chǔ)在閃速存儲(chǔ)器中的引導(dǎo)程序代碼全部加載到內(nèi)部RAM，則引導(dǎo)程序打包器結(jié)束加載引導(dǎo)程序代碼并激活系統(tǒng)的CPU(步驟154)。
根據(jù)系統(tǒng)引導(dǎo)方法，在CPU核心操作前，將存儲(chǔ)在閃速存儲(chǔ)器中的引導(dǎo)程序代碼加載到控制器內(nèi)或外的內(nèi)部RAM。通過(guò)存儲(chǔ)在內(nèi)部RAM中的引導(dǎo)程序代碼，將存儲(chǔ)在閃速存儲(chǔ)器中的預(yù)定操作系統(tǒng)復(fù)制到外部系統(tǒng)存儲(chǔ)器19。如果完成復(fù)制操作，在系統(tǒng)存儲(chǔ)器19中執(zhí)行操作系統(tǒng)。
在將與操作系統(tǒng)有關(guān)的所有程序、文件或數(shù)據(jù)加載到系統(tǒng)存儲(chǔ)器19后，由系統(tǒng)存儲(chǔ)器19的操作系統(tǒng)驅(qū)動(dòng)系統(tǒng)。
盡管已經(jīng)描述過(guò)具有專(zhuān)利法所要求的詳細(xì)情況和特性的本發(fā)明，注意根據(jù)上述教導(dǎo)，本領(lǐng)域的技術(shù)人員可做出修改和改變。因此，應(yīng)當(dāng)理解在公開(kāi)的本發(fā)明的具體實(shí)施例中所做的改變均落入在由附加權(quán)利要求書(shū)定義的本發(fā)明的實(shí)質(zhì)和范圍內(nèi)。
權(quán)利要求
1.一種具有CPU核心、系統(tǒng)存儲(chǔ)器以及用于它們間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括一個(gè)NAND閃速存儲(chǔ)器，用于至少存儲(chǔ)引導(dǎo)程序代碼；一個(gè)引導(dǎo)程序打包器，用于協(xié)調(diào)將控制信號(hào)傳送到NAND閃速存儲(chǔ)器以及通過(guò)接口從NAND閃速存儲(chǔ)器接收引導(dǎo)程序代碼；以及一個(gè)RAM，用于存儲(chǔ)由NAND閃速存儲(chǔ)器存取的引導(dǎo)程序代碼，其中該系統(tǒng)的引導(dǎo)包括由CPU核心從RAM讀取引導(dǎo)程序代碼。
2.如權(quán)利要求1所述的系統(tǒng)，其中引導(dǎo)程序代碼包括系統(tǒng)初始化程序以及復(fù)制指令程序。
3.如權(quán)利要求1所述的系統(tǒng)，其中引導(dǎo)程序打包器包括一個(gè)用于與NAND閃速存儲(chǔ)器進(jìn)行接口的NAND接口邏輯。
4.如權(quán)利要求1所述的系統(tǒng)，其中引導(dǎo)程序打包器包括用于存儲(chǔ)引導(dǎo)程序代碼的RAM。
5.如權(quán)利要求1所述的系統(tǒng)，其中RAM在引導(dǎo)程序打包器外面。
6.如權(quán)利要求1所述的系統(tǒng)，進(jìn)一步包括用于延遲CPU核心的操作直到將引導(dǎo)程序代碼存儲(chǔ)在RAM中為止的延遲。
7.如權(quán)利要求6所述的系統(tǒng)，其中用引導(dǎo)程序打包器實(shí)現(xiàn)延遲。
8.如權(quán)利要求1所述的系統(tǒng)，其中用存儲(chǔ)控制器來(lái)實(shí)現(xiàn)接口。
9.如權(quán)利要求8所述的系統(tǒng)，其中存儲(chǔ)控制器包括NAND接口邏輯。
10.如權(quán)利要求9所述的系統(tǒng)，其中引導(dǎo)程序打包器包括用于存儲(chǔ)引導(dǎo)程序代碼的RAM。
11.如權(quán)利要求9所述的系統(tǒng)，其中RAM在引導(dǎo)程序打包器的外面。
12.如權(quán)利要求1所述的系統(tǒng)，其中RAM是通過(guò)第一局部總線連接到CPU核心的高速緩沖存儲(chǔ)器。
13.如權(quán)利要求12所述的系統(tǒng)，進(jìn)一步包括一個(gè)用于將引導(dǎo)程序打包器連接到高速緩沖存儲(chǔ)器的包裝器。
14.如權(quán)利要求12所述的系統(tǒng)，進(jìn)一步包括一個(gè)用于直接將引導(dǎo)程序打包器連接到高速緩沖存儲(chǔ)器的第二局部總線。
15.如權(quán)利要求14所述的系統(tǒng)，其中接口用存儲(chǔ)控制器來(lái)實(shí)現(xiàn)。
16.如權(quán)利要求14所述的系統(tǒng)，其中存儲(chǔ)控制器包括NAND接口邏輯。
17.如權(quán)利要求1所述的系統(tǒng)，其中引導(dǎo)程序打包器包括用于存儲(chǔ)引導(dǎo)程序代碼的RAM以及RAM是通過(guò)局部總線連接到CPU核心的高速緩沖存儲(chǔ)器。
18.如權(quán)利要求1所述的系統(tǒng)，進(jìn)一步包括用于通過(guò)接口和系統(tǒng)總線，控制NAND閃速存儲(chǔ)器和系統(tǒng)存儲(chǔ)器的存儲(chǔ)控制器，其中接口包括用于防止存儲(chǔ)控制器和引導(dǎo)程序打包器同時(shí)存取系統(tǒng)總線的裝置。
19.如權(quán)利要求18所述的系統(tǒng)，其中存儲(chǔ)控制器包括NADN接口邏輯。
20.一種具有一個(gè)CPU核心、一個(gè)系統(tǒng)存儲(chǔ)器以及一個(gè)用于它們間的數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括一個(gè)NAND閃速存儲(chǔ)器，用于至少存儲(chǔ)操作系統(tǒng)程序；以及一個(gè)ROM，用于存儲(chǔ)指引將存儲(chǔ)在NAND閃速存儲(chǔ)器中的數(shù)據(jù)復(fù)制到系統(tǒng)存儲(chǔ)器的代碼。
21.如權(quán)利要求20所述的系統(tǒng)，其中在初始化時(shí)，將操作系統(tǒng)程序復(fù)制到系統(tǒng)存儲(chǔ)器，以及通過(guò)存取系統(tǒng)存儲(chǔ)器，CPU核心執(zhí)行操作系統(tǒng)程序。
22.如權(quán)利要求21所述的系統(tǒng)，進(jìn)一步包括用于通過(guò)接口和系統(tǒng)總線，控制NAND閃速存儲(chǔ)器和系統(tǒng)存儲(chǔ)器的存儲(chǔ)控制器，其中接口包括用于防止存儲(chǔ)控制器和引導(dǎo)程序打包器同時(shí)存取系統(tǒng)總線的裝置。
23.如權(quán)利要求22所述的系統(tǒng)，其中存儲(chǔ)控制器包括NADN接口邏輯。
24.一種具有一個(gè)CPU核心、一個(gè)系統(tǒng)存儲(chǔ)器以及一個(gè)用于它們間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括一個(gè)NAND閃速存儲(chǔ)器，用于至少存儲(chǔ)引導(dǎo)程序代碼；一個(gè)引導(dǎo)程序打包器，通過(guò)系統(tǒng)總線連接到NAND閃速存儲(chǔ)器，用于從NAND閃速存儲(chǔ)器接收引導(dǎo)程序代碼，引導(dǎo)程序打包器包括用于存儲(chǔ)引導(dǎo)程序代碼的RAM，其中系統(tǒng)的引導(dǎo)包括由CPU核心從RAM讀取引導(dǎo)程序代碼。
25.如權(quán)利要求24所述的系統(tǒng)，進(jìn)一步包括用于通過(guò)接口和系統(tǒng)總線控制NAND閃速存儲(chǔ)器和系統(tǒng)存儲(chǔ)器的存儲(chǔ)控制器，其中接口包括用于防止存儲(chǔ)控制器和引導(dǎo)程序打包器同時(shí)存取系統(tǒng)總線的裝置。
26.如權(quán)利要求24所述的系統(tǒng)，其中存儲(chǔ)控制器包括NAND接口邏輯。
27.一種具有一個(gè)CPU核心、一個(gè)系統(tǒng)存儲(chǔ)器、以及一個(gè)用于它們間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括一個(gè)NAND閃速存儲(chǔ)器，用于至少存儲(chǔ)操作系統(tǒng)程序；多個(gè)耦合管腳，用于設(shè)置初始化的參數(shù)；以及一個(gè)復(fù)制邏輯電路，用于在接收到系統(tǒng)初始化信號(hào)后，使操作系統(tǒng)程序復(fù)制到系統(tǒng)存儲(chǔ)器中，其中CPU核心通過(guò)存取系統(tǒng)存儲(chǔ)器來(lái)執(zhí)行操作系統(tǒng)程序。
28.如權(quán)利要求27所述的系統(tǒng)，進(jìn)一步包括用于通過(guò)接口和系統(tǒng)總線控制NAND閃速存儲(chǔ)器和系統(tǒng)存儲(chǔ)器的存儲(chǔ)控制器，其中接口包括用于防止存儲(chǔ)控制器和引導(dǎo)程序打包器同時(shí)存取系統(tǒng)總線的裝置。
29.如權(quán)利要求28所述的系統(tǒng)，其中存儲(chǔ)控制器包括NAND接口邏輯。
30.一種具有一個(gè)CPU核心、一個(gè)系統(tǒng)存儲(chǔ)器以及一個(gè)用于它們間數(shù)據(jù)通信的接口的系統(tǒng)，該系統(tǒng)包括一個(gè)閃速存儲(chǔ)器，用于至少存儲(chǔ)引導(dǎo)程序代碼；一個(gè)引導(dǎo)程序打包器，用于協(xié)調(diào)將控制信號(hào)傳送到閃速存儲(chǔ)器以及經(jīng)接口從閃速存儲(chǔ)器接收引導(dǎo)程序代碼；第一和第二存儲(chǔ)控制器，用于有選擇地控制閃速存儲(chǔ)器；以及一個(gè)選擇器，用于根據(jù)閃速存儲(chǔ)器的類(lèi)型，選擇操作第一和第二存儲(chǔ)控制器中的一個(gè)。
31.如權(quán)利要求30所述的系統(tǒng)，其中閃速存儲(chǔ)器是NOR和NADN閃速存儲(chǔ)器中的一種。
32.如權(quán)利要求31所述的系統(tǒng)，其中第一存儲(chǔ)控制器包括NOR接口邏輯以及第二存儲(chǔ)控制器包括NAND接口邏輯。
33.如權(quán)利要求30所述的系統(tǒng)，進(jìn)一步包括用于存儲(chǔ)從閃速存儲(chǔ)器接收的引導(dǎo)程序代碼的RAM。
34.如權(quán)利要求30所述的系統(tǒng)，其中選擇器包括用于選擇操作第一和第二存儲(chǔ)控制器中的一個(gè)的選擇管腳。
35.一種用于引導(dǎo)具有一個(gè)CPU核心、一個(gè)系統(tǒng)存儲(chǔ)器以及一個(gè)存儲(chǔ)控制器的計(jì)算設(shè)備的方法，該方法包括步驟將引導(dǎo)程序代碼預(yù)先存儲(chǔ)在NAND閃速存儲(chǔ)器中；接收系統(tǒng)初始化信號(hào)；將引導(dǎo)程序代碼從NAND閃速存儲(chǔ)器傳送到RAM；由CPU核心執(zhí)行存儲(chǔ)在RAM中的引導(dǎo)程序代碼。
36.如權(quán)利要求35所述的方法，進(jìn)一步包括步驟在接收到系統(tǒng)初始化信號(hào)后，掛起CPU核心的執(zhí)行直到完成將引導(dǎo)程序代碼從NAND閃速存儲(chǔ)器傳送到RAM中的步驟為止。
37.一種用于引導(dǎo)具有CPU核心、系統(tǒng)存儲(chǔ)器以及存儲(chǔ)控制器的計(jì)算設(shè)備的方法，該方法包括步驟通過(guò)至少一個(gè)耦合管腳，設(shè)置初始化參數(shù)；接收系統(tǒng)初始化信號(hào)；將操作系統(tǒng)程序從NAND閃速存儲(chǔ)器傳送到系統(tǒng)存儲(chǔ)器；由CPU核心執(zhí)行來(lái)自系統(tǒng)存儲(chǔ)器的操作系統(tǒng)程序。
38.如權(quán)利要求37所述的方法，進(jìn)一步包括步驟在執(zhí)行操作系統(tǒng)步驟前，使用至少一個(gè)耦合管腳的初始化參數(shù)，設(shè)置系統(tǒng)存儲(chǔ)器中的方式寄存器。
39.一種用于引導(dǎo)具有一個(gè)CPU核心、一個(gè)系統(tǒng)存儲(chǔ)器以及一個(gè)存儲(chǔ)控制器的計(jì)算設(shè)備的方法，該方法包括步驟將操作系統(tǒng)程序預(yù)先存儲(chǔ)在NAND閃速存儲(chǔ)器中；將數(shù)據(jù)預(yù)先存儲(chǔ)在ROM中，數(shù)據(jù)包括用于使NAND閃速存儲(chǔ)器傳送數(shù)據(jù)的控制數(shù)據(jù)；接收系統(tǒng)初始化信號(hào)；使用來(lái)自ROM的控制數(shù)據(jù)，使操作系統(tǒng)程序從NAND閃速存儲(chǔ)器傳送到系統(tǒng)存儲(chǔ)器；由CPU核心執(zhí)行來(lái)自系統(tǒng)存儲(chǔ)器的操作系統(tǒng)。
40.如權(quán)利要求39所述的方法，進(jìn)一步包括步驟在接收到系統(tǒng)初始化信號(hào)后，掛起CPU核心的執(zhí)行直到完成將操作系統(tǒng)從NAND閃速存儲(chǔ)器傳送到RAM中為止。
全文摘要
提供用于使用NAND閃速存儲(chǔ)引導(dǎo)計(jì)算設(shè)備的系統(tǒng)和方法。將存儲(chǔ)在NAND閃速存儲(chǔ)器中的引導(dǎo)程序代碼傳送到RAM用于CPU執(zhí)行。將存儲(chǔ)在NAND閃速存儲(chǔ)器中的操作系統(tǒng)程序傳送給系統(tǒng)存儲(chǔ)器用于在系統(tǒng)引導(dǎo)后由CPU執(zhí)行。
文檔編號(hào)G06F9/445GK1447227SQ0312503
公開(kāi)日2003年10月8日 申請(qǐng)日期2003年3月8日 優(yōu)先權(quán)日2002年3月8日
發(fā)明者崔永準(zhǔn), 權(quán)錫千, 李錫憲, 李栽榮 申請(qǐng)人:三星電子株式會(huì)社