專利名稱：對數(shù)字信號改進定時和使外部影響最小化的制作方法
1.通過本發(fā)明要解決哪個技術(shù)問題？2.迄今這個問題是如何解決的？3.以何種方式解決本發(fā)明所說明的技術(shù)問題？4.本發(fā)明的實施例。
關(guān)于第1點 通過本發(fā)明要解決哪個技術(shù)問題？數(shù)字系統(tǒng)性能在很大程度上取決于頻率。但是為了使數(shù)字信號安全地從一個驅(qū)動器經(jīng)過一個印制導(dǎo)線到達接收機，頻率越高留存的時間就越小。限制因素是時鐘-至-輸出時間、板上運行時間、接收機的設(shè)定/保持-時間、輸出和輸入扭斜(skew)(發(fā)送器和接收機的扭斜)以及時鐘扭斜或抖動(tskew)。


圖1示出的是一個數(shù)字信號在一個發(fā)送器的驅(qū)動器輸出端和在接收機輸入端的短時狀態(tài)，這里表示出了所列因素在時間上的影響。
設(shè)定時間-要求說明，一個要提供時鐘脈沖的信號在時鐘脈沖邊沿之前必須穩(wěn)定多少納秒。保持時間-要求說明，信號在一個時鐘脈沖邊沿之后還必須保持穩(wěn)定多長時間。如果改變時鐘脈沖和信號相互時間點的狀態(tài)，這對一個要求有正面影響，但對另一個要求則有負面作用。
在極其有利的環(huán)境條件(溫度低，電源電壓高，驅(qū)動器功率強，接收機的寄生電容小)下，信號很快。但時鐘脈沖有時并不特別快。此時存在保持時間-問題。
在極其不利的環(huán)境條件(溫度高，電源電壓低，驅(qū)動器功率弱，接收機的寄生電容大)下，信號很慢。但時鐘脈沖有時并不特別慢。此時存在設(shè)定時間-問題。
必須將時鐘和信號的運行時間優(yōu)化到使得即使在極其不利的環(huán)境情況下也不會給定時造成任何損害。折衷方案決定最大可能的頻率和系統(tǒng)性能，或迫使在結(jié)構(gòu)上進行限制。
關(guān)于第2點 迄今這個問題是如何解決的？通常制訂一個表，該表為每個信號列出所有要注意的定時-參數(shù)，對快速和緩慢的情況都計算出一個預(yù)算和一個損害。所述參數(shù)能(受限制地)通過選擇元器件、板布局和(如果發(fā)送器或接收機位于一個ASIC中)通過ASIC的設(shè)計受影響。該限制是由于選出的元器件(驅(qū)動器的強度、數(shù)據(jù)表的設(shè)定/保持時間)、元器件在板上的距離、網(wǎng)絡(luò)的結(jié)構(gòu)(單向/雙向信號、參與的驅(qū)動器/接收機數(shù)量)和頻率或時鐘脈沖周期造成的。然后進行優(yōu)化。然而如果針對緩慢情況進行優(yōu)化，那么就對快速情況有害，反之亦然。
表1設(shè)定和保持時間空白計算保持空白＝tco，min+trun，min-tskew-thold設(shè)定空白＝7.5納秒-tco，max-trun，max-tsetup-tskew有時候問題也根本沒有解決，而是回避了。例如在PC中的SDRAM地址-信號其中地址-信號是由驅(qū)動器發(fā)出，而用再下一個時鐘脈沖才在接收機上提供時鐘脈沖(eingetaktet)。這對SDRAM-控制器的設(shè)計和整個系統(tǒng)的性能有影響。此外，為了避開定時-問題，將具有SDRAM總線頻率133MHz的PC母板只裝備最多3個SDRAM模塊(DIMM)裝備。然而，這就限制了最大可能的存儲器擴展。
為了使發(fā)送器與接收機之間的時鐘脈沖-扭斜最小化，一個已經(jīng)部分流行的可能性是，在一個發(fā)送器-標準組件(例如ASIC)中應(yīng)用一個PLL，參見圖2。此時，用于SDRAM的時鐘脈沖和信號來自相同的芯片。一個附加的時鐘脈沖輸出又饒回到發(fā)送器的PLL，而且是與接收機-時鐘有相同的物理長度。PLL較早地發(fā)出這個與板-運行時間t_run符合的反饋-時鐘脈沖，從而反饋-時鐘脈沖就以與參考-時鐘脈沖相位相同的方式進入到ASIC的PLL-輸入端。由于接收機-時鐘的相同運行時間，它在其接收機上在時間點T0也自動使相位相同。這樣，發(fā)送器與接收機之間的時鐘-扭斜總是等于零。
關(guān)于第3點 以何種方式解決本發(fā)明所說明的技術(shù)問題？本發(fā)明為快速和緩慢情況指向一個接近恒定的時鐘-至-輸出時間。通過板布局-措施，此外考慮到時鐘和信號在板上的邊沿距離得到保持，并在接收機處不改變。從可以以少量的限制條件提高最大頻率或總線頻率的驅(qū)動。在定時設(shè)計-風險明顯降低(在圖3中以箭頭表明，相同地實施信號和時鐘脈沖的所有范圍。決定時鐘-至-輸出-時間的線路長度和緩沖器也是如此。因此，時鐘-至-輸出-時間與環(huán)境影響無關(guān)，并且也與ASIC的制造工藝無關(guān)。同樣相同地設(shè)定板上信號運行時間，從而與環(huán)境影響無關(guān))。
本發(fā)明的一個主要特征在于，這個總線的輸出-FF不是用正常系統(tǒng)-時鐘脈沖為ASIC的核芯提供時鐘脈沖，而是用一個由PLL輸出端時鐘脈沖推導(dǎo)出的時鐘脈沖(參見圖3)。這個時鐘脈沖由PLL在緩慢情況時相應(yīng)地較早發(fā)出，以便在PLL-輸入端與參考-時鐘脈沖相位相同。在緩慢情況，信號的輸出也較弱并在板上需要較長的時間。因此，也將信號較早地發(fā)出是合理的。這通過用輸出端時鐘脈沖的脫離計時(Abtaktung)自動完成。在快速情況時，將時鐘和信號發(fā)出的相應(yīng)較遲。實施緩沖器類型和時鐘-和信號-輸出緩沖器的放置。在兩種極端情況下，時鐘-至-輸出距離tco總是相同。通過輸出-時鐘-路徑中的延遲-元件能使時鐘-至-輸出-時間最小化。
在板布局中，將信號的運行時間與時鐘和反饋-時鐘的運行時間也調(diào)整到一致?？偩€的所有信號要微調(diào)到相同長度。因此，從驅(qū)動器標準組件到接收機的時鐘-至-信號-距離保持一樣，與環(huán)境條件無關(guān)。這樣，在定時-表中同時有多個參數(shù)被降低時鐘-至-輸出，輸出扭斜和運行時間扭斜。除此之外，照顧到了在快速或緩慢情況參數(shù)的一致性。
關(guān)于第4點 本發(fā)明的實施例。
用一個ASIC，4×512MB SDRAM DIMM和一個133MHz的時鐘-乘法器的SDRAM-存儲控制，舉例實現(xiàn)了所介紹的原則，參見圖4。
PLL考慮到，在時間點T0上，上升的時鐘脈沖邊沿既在ASIC也在DIMM的相位相同而沒有扭斜。相對于用tco的時鐘-輸出用同樣的時鐘脈沖也將信號發(fā)出，與聯(lián)系起來。如果在布局中將時鐘脈沖和信號調(diào)整到一致，則時鐘脈沖與信號之間的距離總是準確為Tco。這與環(huán)境因素和ASIC-過程因素是否為加速或減速作用無關(guān)。由于運行時間的差別、輸出-扭斜、板-扭斜、DIMM-扭斜以及DIMM-時鐘-扭斜和通常方式考慮的因素造成不準確性。
在這個實施例中，還附帶識別出一個PLL時鐘驅(qū)動器和三個延遲線。此外輸入端信號是分開處理的。這些延遲線用于說明雙向數(shù)字信號往返方向定時的獨立可調(diào)性。
盡管尤其在PC-領(lǐng)域還沒有要求(3cm的較低板-結(jié)構(gòu)高度用傾斜插座的4個DIMM-插接位置，地址-信號只關(guān)心一個時鐘脈沖)，但是通過采用本發(fā)明，有可能在安全定時而不給系統(tǒng)造成性能損害的情況下實現(xiàn)一個133MHz的總線時鐘脈沖。
最后有一個關(guān)于在發(fā)送器和接收機時時鐘與信號之間必要距離的舉例說明a)假設(shè)發(fā)送器和接收機從外面得到相位相同的時鐘。發(fā)送器有一個一定的時鐘-至-輸出-時間tco。接收機要求一個一定的保持-時間thd(在時鐘脈沖邊沿之后還必須將信號保持一定時間thd穩(wěn)定，這樣肯定將邏輯層次識別出)。
b)如果tco＞thd，最簡單的解決辦法即使在板上根本沒有運行時間，保持時間還是得到滿足。
c)如果tco＜thd板-運行時間考慮到信號的一個延遲，使保持時間仍然得到滿足。
d)板-運行時間很長(大距離)和時鐘脈沖周期很短(高頻率)板-運行時間使信號邊沿延遲，使得接收機的設(shè)定時間tsu不能被遵守。那么，信號或許還要用過去的邏輯層次脫離計時！這種情況在133MHz和10cm的距離及大的容性負載時，對于多個接收機是正常的。因此，將信號用tco結(jié)合到時鐘脈沖上并將兩者一起發(fā)出。由于在板上長度相同，將距離tco一直保持到接收機并在那里像在b)那樣滿足保持時間。SPLL考慮到將正好所需要的那么多提前脫離計時。
e)在實現(xiàn)時甚至表明tco＜thd。這能用板-PLL和延遲1(參見圖4)適當推移。
應(yīng)用的縮寫DIMM Dual Inline Memory ModuleDRAM Dynamic Random Access MemorySDRAM Synchronous Dynamic Random Access MemoryPLLPhase Locked LoopSPLL PLL for SDRAM
扭斜 (逐字翻譯)傾斜位置，失真時鐘脈沖-扭斜 通過不同長的運行時間和/或通過不同驅(qū)動器強或接收機負荷產(chǎn)生的時間差。由時鐘脈沖-扭斜造成，將一些接收機-寄存器比其它的早一些/遲一些接通。
輸出-扭斜 在屬于同類的信號(總線)時tco時間的發(fā)散寬度，輸入扭斜 在芯片中從外面管腳到接收機的輸入-運行時間的發(fā)散寬度
權(quán)利要求
1.數(shù)字系統(tǒng)，具有-用于處理數(shù)據(jù)的處理裝置(核芯)，該處理裝置經(jīng)過第一個時鐘脈沖信號被提供時鐘脈沖，-經(jīng)過信號線向另一個數(shù)字系統(tǒng)發(fā)送數(shù)據(jù)的數(shù)據(jù)輸出-寄存器，-PLL-裝置，它從所述第一個時鐘脈沖信號產(chǎn)生第二個時鐘脈沖信號，將第二個時鐘脈沖信號經(jīng)過一個時鐘脈沖線路作為時鐘脈沖信號傳給所述另一個數(shù)字系統(tǒng)，此時PLL-裝置的反饋環(huán)與所述信號線路具有相同的運行時間，其特征在于-第二個時鐘脈沖信號作為時鐘脈沖信號被傳送給數(shù)據(jù)輸出-寄存器，-所述時鐘脈沖線路與所述信號線具有相同的運行時間。
2.如權(quán)利要求1的數(shù)字系統(tǒng)，其特征在于數(shù)字系統(tǒng)內(nèi)的運行時間和時鐘脈沖信號的緩沖器類型和數(shù)據(jù)信號保持一致。
3.如權(quán)利要求1或2的數(shù)字系統(tǒng)，其特征在于所述運行時間的一致性，是通過確定各自線路物理長度一個相應(yīng)的尺度和/或通過采用至少一個延遲裝置來實現(xiàn)。
全文摘要
數(shù)字系統(tǒng)的性能很大程度取決于頻率。但是為了使數(shù)字信號安全地從一個驅(qū)動器經(jīng)過一個印制導(dǎo)線到達接收機，頻率越高留存的時間就越小。必須將時鐘脈沖和信號的運行時間最佳化到使得即使在極端的環(huán)境情況時也不會給定時造成任何損害。本發(fā)明通過將輸出信號結(jié)合到一個內(nèi)部PLL－時鐘脈沖上，改善了定時并使外部影響降低到最小。
文檔編號G06F1/10GK1552011SQ02817428
公開日2004年12月1日 申請日期2002年8月30日 優(yōu)先權(quán)日2001年9月6日
發(fā)明者F·赫內(nèi)爾, F 赫內(nèi)爾 申請人:西門子公司