專利名稱：數(shù)據(jù)接收電路的制作方法
技術領域：
本發(fā)明涉及一種數(shù)據(jù)接收電路，用來接收具有很高數(shù)據(jù)傳輸速率的串行輸入數(shù)據(jù)流。
DE 195 29 690 AL描述了一個微型電子計算機。微型電子計算機包括一串行的輸入/輸出電路以輸出數(shù)據(jù)，這一電路將并行數(shù)據(jù)轉換成串行數(shù)據(jù)，并將串行輸入數(shù)據(jù)轉換成并行數(shù)據(jù)。微型電子計算機包括一個內置的串行輸入/輸出電路。這個電路有一個時鐘信號提供裝置，是用來將傳輸時鐘信號施加到串行輸入/輸出電路上。微型電子計算機也包括一個初始化裝置，根據(jù)來自于外部電路的信號初始化時鐘提供裝置。
DE 690 25 510 T2描述了一個異步高速數(shù)據(jù)接口。異步接口是用來處理串行數(shù)據(jù)幀的，這些串行數(shù)據(jù)幀被第一個時鐘同步地轉換，這一接口包括一個裝置，用來對使用了第一個時鐘的數(shù)據(jù)進行串/并轉換。這一接口也包括一個數(shù)據(jù)緩沖器和一個裝置，這一裝置用于填充數(shù)據(jù)緩沖器和串/并轉換的數(shù)據(jù)。這一異步接口也包括一個進一步與第二個時鐘同步地處理來自緩沖器的數(shù)據(jù)的裝置，，這個處理裝置對于第一個時鐘來說是異步的，第二個裝置在第一個裝置已經(jīng)完成了填充操作之前開始進行數(shù)據(jù)處理操作。
隨著傳輸率的增加，數(shù)據(jù)或者信息在越來越短的時間內通過傳輸通道傳輸。然而，數(shù)據(jù)傳輸率越高，數(shù)據(jù)接收電路的復雜度越高。因為數(shù)據(jù)接收電路是接收具有很高數(shù)據(jù)傳輸率的輸入數(shù)據(jù)流的。傳統(tǒng)的數(shù)據(jù)接收電路，可以接收一有很高數(shù)據(jù)傳輸率的串行輸入數(shù)據(jù)流，但由于它們的電路的復雜性，對電的消耗也多。
本發(fā)明的目的通過具有本專利權利要求1限定特征的數(shù)據(jù)接收電路來實現(xiàn)的。
本發(fā)明的數(shù)據(jù)接收電路的其它優(yōu)點會在隨后的權利要求中得到詳細說明。
本發(fā)明制造了一種數(shù)據(jù)接收電路，用來接收一具有高數(shù)據(jù)傳輸速率的串行輸入數(shù)據(jù)流。其中數(shù)據(jù)接收電路包括數(shù)據(jù)流分離電路，用來將串行輸入數(shù)據(jù)流分成多個具有降低的數(shù)據(jù)傳輸率的分離數(shù)據(jù)流；基準時鐘信號產(chǎn)生電路，用來產(chǎn)生一個基準時鐘信號，時鐘信號的時鐘頻率與分離數(shù)據(jù)流的數(shù)據(jù)傳輸率相一致；延時電路，具有一個延時元件鏈路，這一鏈路包括多個串聯(lián)的延時元件，在延時元件鏈路中的第一個延時元件接收產(chǎn)生的基準時鐘信號，每一個延時元件通過延時電路的信號輸出端輸出一個延時基準時鐘信號；第一個異步時鐘控制寄存器隊列，它包括多個寄存塊，在第一個寄存器隊列中的每個寄存塊由一個相關聯(lián)的分離數(shù)據(jù)流進行異步時鐘控制，并從延時元件鏈路中讀入延時基準時鐘信號，以在分離數(shù)據(jù)流中緩存入信號變換；第二個同步時鐘控制寄存器隊列，它包括多個寄存塊，在第二個寄存器隊列中的每個寄存塊由一個基準時鐘信號進行同步時鐘控制，并讀入和緩存入在第一個寄存器隊列中的一個相關聯(lián)的寄存塊的寄存內容；以及同步時鐘控制邏輯電路，它估算在第二個寄存器隊列中緩存的寄存內容，以重建串行輸入數(shù)據(jù)流。
本發(fā)明的數(shù)據(jù)接收電路的一個優(yōu)點是數(shù)據(jù)流分離電路具有非常小的輸入容量，因此具有很高數(shù)據(jù)頻率的輸入信號可以被發(fā)明的數(shù)據(jù)接收電路接收。這意味著接收一具有很高數(shù)據(jù)傳輸率的串行輸入數(shù)據(jù)流是可能的。舉例來說，如接收傳輸率是10G位/秒的數(shù)據(jù)流。
本發(fā)明的數(shù)據(jù)接收電路的另一個優(yōu)點是，不象傳統(tǒng)接收器的排列那樣，接收的高頻率的輸入信號是通過延時電路中的延時元件鏈路路線傳輸?shù)?，而是接收一個相對低頻率的基準時鐘信號，這導致通過“模式噪音”的數(shù)據(jù)接收電路中所受干擾的很大的降低。隨著模式噪音干擾，所接收的不規(guī)則的數(shù)據(jù)信號會干擾它本身。模式噪音在本發(fā)明的數(shù)據(jù)接收電路中不會產(chǎn)生，因為用于延時元件鏈路的基準時鐘信號是一個規(guī)則的，相對低頻率的信號。
本發(fā)明的數(shù)據(jù)接收電路的另外一個優(yōu)點是，數(shù)據(jù)接收電路的電路構造可以是包括相似模塊的模塊設計，因此易于實現(xiàn)和根據(jù)電路圖集成。本發(fā)明的數(shù)據(jù)接收電路還有一個優(yōu)點是，用來重建串行輸入數(shù)據(jù)流的同步時鐘控制邏輯電路可以通過自動的綜合處理(VHDL)得到執(zhí)行，于是確保僅向其它的組件傳輸數(shù)據(jù)只具有很小的復雜性。
在本發(fā)明的數(shù)據(jù)接收電路中的一個優(yōu)選實施例中，在第一個異步時鐘控制寄存器隊列中的每個寄存塊有第一個寄存器，用來緩存入相關聯(lián)的分離數(shù)據(jù)流中一個上升的邊沿信號，及第二個寄存器，用來緩存入相關聯(lián)的分離數(shù)據(jù)流中一個下降的邊沿信號。
在本發(fā)明的數(shù)據(jù)接收電路中的一個優(yōu)選實施例中，在第二個同步時鐘控制寄存器隊列中的每一個寄存塊有兩個寄存器，當基準時鐘信號中是上升的邊沿信號時，它們讀入在第一個寄存器隊列中的相關聯(lián)的寄存塊中兩個寄存器中的寄存內容，在第一個寄存器隊列和在第二個寄存器隊列中的寄存器更可取地包括多個邊沿觸發(fā)D型觸發(fā)器。
在第一個寄存器隊列和在第二個寄存器隊列中的寄存器中邊沿觸發(fā)D型觸發(fā)器的數(shù)量更可取地等同于在延時元件鏈路中相連接的串聯(lián)延時元件的數(shù)量。
在第一個異步時鐘控制寄存器隊列中，所有的寄存塊中的第一個寄存器之D型觸發(fā)器的時鐘輸入端更可取地接收通過數(shù)據(jù)流分離電路輸出的一個分離數(shù)據(jù)流。
在第一個異步時鐘控制寄存器隊列中，所有的寄存塊中第二寄存器之D型觸發(fā)器的時鐘輸入端更可取地接收通過數(shù)據(jù)流分離電路輸出的一個轉換過的分離數(shù)據(jù)流。
在第一個寄存器和第二個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸入端更可取地和延時電路中的一個相關聯(lián)的信號輸出端相連接。這兩個寄存器是在第一個異步時鐘控制寄存器隊列中一個寄存塊中的。
在所有寄存塊中，寄存器的D型觸發(fā)器的時鐘輸入端接收產(chǎn)生的基準時鐘信號。所有這些寄存塊在第二個同步時鐘控制寄存器隊列中。
在第二個同步時鐘控制寄存隊列中的一個寄存塊中的第一個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸入端更可取地和在第一個異步時鐘控制寄存器隊列中的相應寄存塊中的第一個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸出端相連接。
在二個同步時鐘控制寄存隊列中的一個寄存塊中，第二個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸入端更可取地和在第一個異步時鐘控制寄存器隊列中一個相關聯(lián)的寄存塊中的第二個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸出端相連接。
在第二個同步時鐘控制寄存器隊列中的寄存塊中的D型觸發(fā)器的數(shù)據(jù)輸出端更可取地和同步時鐘控制邏輯電路相連接。
在發(fā)明的數(shù)據(jù)接收電路中的一個優(yōu)選實施例中，數(shù)據(jù)流分離電路包括多個數(shù)據(jù)流分離電路元件，這些數(shù)據(jù)流分離元件在多個分離段以串聯(lián)的方式連接，在每一個分離段，一串行的輸入數(shù)據(jù)流數(shù)據(jù)傳輸率就會減半。
分離數(shù)據(jù)流的數(shù)量最好是2k，，k是分離段的數(shù)量。
在本發(fā)明的數(shù)據(jù)接收電路中的一個優(yōu)選實施例中，延時元件鏈路包括多個串聯(lián)的具有可調整信號傳播時間的變換器。
在此例中，串行連接的延時元件的數(shù)量是更可取地等同于基準時鐘信號的時鐘周期和一個延時元件的信號傳播時間之間的比率。
一個延時元件的信號傳播時間最好小于在串行輸入數(shù)據(jù)流中一個接收數(shù)據(jù)位的時間周期。
一個延時元件的信號傳播時間是在串行輸入數(shù)據(jù)流中一個接收數(shù)據(jù)位的時間周期的四分之一。
在本發(fā)明的數(shù)據(jù)接收電路中的基準時鐘信號產(chǎn)生電路有一個低頻率的振蕩器，相應于分離數(shù)據(jù)流的數(shù)據(jù)傳輸率而以低頻率振動。
在一個可選擇的實施例中，基準時鐘信號產(chǎn)生電路有一個高頻率的振蕩器，以高頻率振動，和一個分頻器，相應于分離數(shù)據(jù)流的數(shù)據(jù)傳輸率，分頻器將振蕩器的高頻率分成低頻率。
振蕩器更可取地是由電壓控制的振蕩器。
由基準時鐘產(chǎn)生電路產(chǎn)生的基準時鐘信號更可取地和串行輸入數(shù)據(jù)流之間有一個穩(wěn)定的相位差。
在發(fā)明的數(shù)據(jù)接收電路的一個優(yōu)選實施例中，基準時鐘信號產(chǎn)生電路有一個相位差計算單元，這個計算單元記算基準時鐘信號和串行輸入數(shù)據(jù)流之間的相位差，并輸出一個數(shù)字相位差信號。
在此例中，數(shù)字相位差信號更可取地是經(jīng)過數(shù)字過濾器過濾的，其目的是為了獲得信號的穩(wěn)定性。
經(jīng)過過濾的數(shù)字相位差信號最好被一個數(shù)字/模擬轉換器轉成一模擬振蕩器的控制電壓，以在基準信號產(chǎn)生電路中控制振蕩器，而電壓控制振蕩器基于所使用的振蕩器控制電壓以可變的頻率振蕩，以使基準時鐘信號和串行輸入數(shù)據(jù)流之間的相位差最小。
在發(fā)明的數(shù)據(jù)接收電路中的一個特定的優(yōu)選實施例中，邏輯電路有一個溫度計譯碼電路，用來溫度計譯碼從延時元件的信號輸出端輸出的延時基準時鐘信號。
邏輯電路更可取地異或寄存器中的寄存內容。這些寄存器在第二個寄存器隊列中以串聯(lián)方式連接，以重建串行輸入數(shù)據(jù)流。
本發(fā)明的數(shù)據(jù)接收電路中的延時電路更可取地進行相位耦合，這一耦合是在來自延時元件鏈路中最后一個延時元件的延時基準時鐘信號和延時元件鏈路中第一個延時元件的輸出信號的基準信號之間進行的。
在此例中，延時電路更可取地有一個相位檢測器，它的第一個信號輸入端和第一個延時元件的信號輸出端相連，第二個信號輸入端和最后一個延時元件的信號輸出端相連，以及它的輸出端和一個數(shù)字過濾器相連，可輸出一個控制信號以控制延時元件鏈路。
在本發(fā)明的數(shù)據(jù)接收電路中的一個特定優(yōu)選實施例中，數(shù)據(jù)流分離電路有數(shù)據(jù)流分離電路元件，在四個分離段中以串聯(lián)的方式連接，而延時元件鏈路包括64個延時元件，第一個和第二個寄存器隊列中每一個都包括16個寄存塊，每一個寄存塊都有兩個寄存器，每一個寄存器包含64個D型觸發(fā)器。
在一個特定的優(yōu)選實施例中，一個延時元件的信號傳播時間大約是25微微秒。
最好使用本發(fā)明數(shù)據(jù)接收電路來接收數(shù)據(jù)傳輸率是10G位/秒的串行數(shù)據(jù)流。
本發(fā)明的數(shù)據(jù)接收電路中的多個優(yōu)選實施例會在下文參考附圖進行詳細的描述，以更好的解釋本發(fā)明的基本特征。
圖2顯示了一個本發(fā)明的數(shù)據(jù)接收電路的優(yōu)選實施例，此電路是用來接收一具有高數(shù)據(jù)傳輸率的串行輸入數(shù)據(jù)流的。
用來分離串行輸入數(shù)據(jù)流的數(shù)據(jù)流分離電路4包含數(shù)據(jù)流分離電路元件，這些元件是以串聯(lián)的方式連接到多個分離段，如在德國專利申請No 100 61 768.9中詳細所述。在此例中，每個數(shù)據(jù)流分離電路元件有一個信號輸入端，以接收一具有特定數(shù)據(jù)傳輸率的串行輸入數(shù)據(jù)，有第一個邊沿觸發(fā)器，當串行輸入數(shù)據(jù)流中是一個上升的邊沿信號時，觸發(fā)器觸發(fā)，并通過數(shù)據(jù)流分離電路元件的第一個信號輸出端輸出第一個具有二分之一數(shù)據(jù)傳輸率的串行輸出數(shù)據(jù)流，并且當串行輸入的數(shù)據(jù)流中是一個下降的邊沿信號時，第二個邊沿觸發(fā)器觸發(fā)，并通過數(shù)據(jù)流分離電路元件的第二個信號輸出端輸出第二個具有二分之一數(shù)據(jù)傳輸率的串行輸出數(shù)據(jù)流。


圖1所示的數(shù)據(jù)流分離電路4包括多個以樹型結構連接的數(shù)據(jù)流分離電路元件。在此例中，這些數(shù)據(jù)流分離電路元件具有完全不同的設計。數(shù)據(jù)流分離電路4分配在數(shù)據(jù)信號輸入端3發(fā)生的事件或信號變化，也就是在一個優(yōu)選的實施例中的下降和上升的邊沿信號，有16個信號輸出端5-1到5-16輸出一個具有降低的數(shù)據(jù)傳輸率的分離數(shù)據(jù)流，這一傳輸率是接收的串行數(shù)據(jù)流的數(shù)據(jù)傳輸率的十六分之一。比如，若串行的輸入數(shù)據(jù)流的數(shù)據(jù)傳輸率是10G位/秒，數(shù)據(jù)分離電路4在每個信號輸出端5輸出一個具有降低的數(shù)據(jù)傳輸率為1.25G位/秒的分離數(shù)據(jù)流。在此實施例中，數(shù)據(jù)流分離電路4有四個分離段，它們一個接一個以串聯(lián)的方式連接，數(shù)據(jù)傳輸率在每一個分離段被二等分。在此例中，信號變換的最大規(guī)則或事件下落的范圍變化是從有4個分離段的一個數(shù)據(jù)流分離電路到數(shù)據(jù)流分離電路4的每一個數(shù)據(jù)輸出端5-1，5-N的十六分之一。
分離數(shù)據(jù)流被緩存入下面的異步時鐘控制寄存器隊列8中。這個第一個異步時鐘控制寄存器隊列有時鐘輸入端9-1，9-N，用來通過線10-1到10-N接收來自延時電路中信號輸出端11-1到11-N的延時基準時鐘信號。
如圖1所示的數(shù)據(jù)接收電路4，還包括了一個基準時鐘信號產(chǎn)生電路13，以產(chǎn)生一個基準時鐘信號，時鐘信號的時鐘頻率于信號線6-1到6-N上的分離數(shù)據(jù)流的數(shù)據(jù)傳輸率相一致。
基準時鐘信號產(chǎn)生電路13通過時鐘信號線14，15，16將產(chǎn)生的基準時鐘信號輸出到延時電路12、第二個同步時鐘控制寄存器隊列17，和同步時鐘控制邏輯電路18。
第一個異步時鐘控制寄存器隊列8，連接在數(shù)據(jù)流分離電路4的下面，該異步時鐘控制寄存器隊列8包括多個寄存塊，在第一個寄存器隊列8中的每一個寄存塊由施加到信號輸入端7-1到7-N上的一個相關聯(lián)的分離數(shù)據(jù)流進行時鐘控制，并通過延時電路12的信號線10-1到10-N讀入延時基準時鐘信號，以緩存入分離數(shù)據(jù)流信號變換的時間。在第一個寄存器隊列8中的寄存塊，它由延時電路12進行異步時鐘控制，并通過數(shù)據(jù)輸出端19-1到19-N和通過數(shù)據(jù)線20-1到20-N與第二個同步時鐘控制寄存器隊列17的信號輸入端21-1到21-N相連。信號輸入端21-1到21-N和在第二個同步時鐘控制寄存器隊列17內部相關聯(lián)的寄存塊相連接。在第二個同步時鐘控制寄存器隊列17中的每個寄存塊是由基準時鐘信號產(chǎn)生電路13產(chǎn)生的基準時鐘信號同步控制的，而在第一個寄存器隊列8中的相關聯(lián)的寄存內容通過數(shù)據(jù)線20讀入并緩存入第二個寄存器隊列17中的寄存塊中。第二個同步時鐘控制寄存器隊列17有數(shù)據(jù)輸出端22-1到22-N，這些輸出端通過數(shù)據(jù)線23-1到23-N和下面的同步時鐘控制邏輯電路18的數(shù)據(jù)輸入端24-1到24-N相連接。同步時鐘控制邏輯電路18估算在第二個寄存器隊列17中緩存的寄存內容，以重建本發(fā)明的數(shù)據(jù)接收電路其數(shù)據(jù)輸入端1的串行輸入數(shù)據(jù)流，及通過數(shù)據(jù)輸出端25-1到25-N輸出具有降低的數(shù)據(jù)傳輸率重建數(shù)據(jù)流，以進行進一步的數(shù)據(jù)處理。
圖2顯示的是發(fā)明的數(shù)據(jù)接收電路的優(yōu)選實施例詳細的電路圖設計。在圖2所示的例子中，為了簡化描述，數(shù)據(jù)流分離電路4只有兩個分離段，及其有4個數(shù)據(jù)輸出端5。數(shù)據(jù)流分離電路4輸出四個分離數(shù)據(jù)流，它們具有輸入到信號輸入端1的原始串行輸入數(shù)據(jù)流其數(shù)據(jù)傳輸率的四分之一的傳輸率。第一個異步時鐘控制寄存器隊列8包括多個寄存塊26-1到26-4，在第一個寄存器隊列8中的每一個寄存塊26是由一在線6-1到6-4中相關聯(lián)的分離數(shù)據(jù)流進行異步時鐘控制。為了在分離數(shù)據(jù)流中緩存入一個信號變換，第一個寄存器隊列8中的每一個寄存塊26從延時電路12的信號輸出10-1到10-M中讀入一個延時的基準時鐘信號。延時電路12包括一個延時元件鏈路27，這一鏈路包含有多個串聯(lián)的延時元件27-1到27-M。由基準時鐘信號產(chǎn)生電路13產(chǎn)生的基準時鐘信號施加到延時元件鏈路27中的第一個延時元件27-1上。每一個延時元件27-i通過線10-i輸出一個延時基準時鐘信號到第一個異步時鐘控制寄存器隊列8中。在此例中，延時元件鏈路27中的延時元件27-i的數(shù)量等于基準時鐘信號的時鐘周期Tref和一個延時元件27-i的信號傳輸時間之間的比率。
如果串行輸入數(shù)據(jù)流的數(shù)據(jù)傳輸率rE是10G位/秒，比如，如圖2所示，如果用2個分離段k＝2來實現(xiàn)一個數(shù)據(jù)流分離電路4，那么在數(shù)據(jù)流分離電路4中有2k個，即四個分離數(shù)據(jù)流輸出到第一個異步時鐘控制寄存器隊列8中。數(shù)據(jù)流分離電路4在兩個分離段中四等分數(shù)據(jù)傳輸率。由基準時鐘信號產(chǎn)生電路13產(chǎn)生的基準時鐘信號有等于分離數(shù)據(jù)流傳輸率的時鐘頻率Tref，也就是，在圖2所示例子中，基準時鐘信號產(chǎn)生電路13產(chǎn)生一個2.5GHz的基準時鐘。在延時元件鏈路27中的每一個延時元件27-i有一個特定的信號傳播時間，這一時間比在串行輸入數(shù)據(jù)流中接收數(shù)據(jù)位的時間周期短。一個延時元件27-i的信號傳播時間更可選地是這樣選擇的，它是串行輸入數(shù)據(jù)流中接收數(shù)據(jù)位的時間周期的四分之一。當分離數(shù)據(jù)流的數(shù)據(jù)傳輸率是2.5G位/秒時，基準時鐘周期的持續(xù)時間是400微微秒。延時元件更可取地是使用CMOS工藝制造的轉換器，例如，信號傳播時間或一個延時元件的延時或緩存的時間大約是25微微秒。延時元件的數(shù)量M是由基準時鐘信號的時鐘周期Tref與一個延時元件所用的信號傳播時間之間的比率來計算的，如例中所示，Tref為400微微秒，延時元件所用的信號傳播時間是25微微秒。在圖2所示的例子中，串聯(lián)的延時元件的數(shù)量是M＝400微微秒./.25微微秒＝16。在如圖2所示的例子中，只顯示了8個延時元件，以簡化說明。
延時電路12進行在最后一個延時元件27-M的延時基準時鐘信號和施加在第一個延時元件27-1輸入端的基準時鐘信號之間的相位耦合。延時電路12是DLL(DLL延時時鐘控制循環(huán))電路的形式，以及具有一個相位檢測器28a。通過用于最后一個延時元件27-M的信號輸出端11-M的線30連接相位檢測 28a的第一個輸入端29，第二個輸入端31是通過線32連接到第一個延時元件27-1的信號輸出端11-0。相位檢測器28有一通過線34和循環(huán)過濾器36的線35相連接的輸出端33。循環(huán)過濾器36使用控制信號輸出端37，通過線38輸出一個控制信號到延時元件鏈路27，以控制延時元件鏈路27的時間周期。延時元件鏈路27中的延時元件27-i是通過控制線38驅動的。延時元件鏈路27包括一系列的緩存或變換器電路，在一定的時間延時中，它們各自將一個輸入信號傳輸?shù)礁鱾€輸出端。在此例中，各個變換器的時間延時是與指定的制造工藝所許可的短時間成比例的。在120毫微米CMOS工藝中，一個變換器元件的最小延時時間大約是25微微秒。此例中，一個延時元件的時間延時比串行輸入數(shù)據(jù)流的一位的延續(xù)時間短。由于延時元件27-i的時間延時比串行接收輸入數(shù)據(jù)流的一個數(shù)據(jù)位的延續(xù)時間短，所以接收的串行數(shù)據(jù)流就被有效地揀選(oversampled)出來，這樣很大的降低了本發(fā)明的數(shù)據(jù)接收電路的出錯率。
給延時元件鏈路27饋送由基準時鐘信號產(chǎn)生電路13產(chǎn)生的基準時鐘，而所述的基準時鐘信號的頻率對應一分離數(shù)據(jù)流的降低的數(shù)據(jù)傳輸率。
在某種程度上，延時元件鏈路27模擬了本發(fā)明的數(shù)據(jù)接收電路的時鐘?；鶞蕰r鐘信號通過延時元件鏈路27的M信號輸出端。每25微微秒，基準時鐘信號傳遞到延時電路12的下一個信號輸出端11-i+1。如果，在時鐘周期內的任一時刻，延時元件鏈路27的所有信號輸出11-i被讀入到第一個同步時鐘控制寄存器隊列8中的一個寄存塊26中，那么隨后，就可能重建從緩存的數(shù)據(jù)中進行讀操作的精確時間。
在如圖2所示的例子中，異步時鐘控制寄存器隊列8包括4個寄存塊26-1到26-4，每個寄存塊26通過線6-1到6-4由分離數(shù)據(jù)流進行異步時鐘控制，并從延時元件鏈路27上的信號線10-1到10-M中讀入延時基準時鐘信號，以便在分離數(shù)據(jù)流中緩存一個信號變換。
第一個異步時鐘控制寄存器隊列中的每個寄存塊26-1到26-4(如圖2所示)都包括第一個寄存器，以用來在相關聯(lián)的分離數(shù)據(jù)流中緩存入一個上升的邊沿信號，以及包括第二個寄存器，以用來在相關聯(lián)的分離數(shù)據(jù)流中緩存入一個下降的邊沿信號。在此情況下，每個寄存器包括M個D型觸發(fā)器。在一個寄存塊26中的第一個寄存器中的D型觸發(fā)器的時鐘輸入接收不經(jīng)轉換的分離數(shù)據(jù)流，也就是在左側欄中的D型觸發(fā)器的時鐘輸入接收不經(jīng)轉換的分離數(shù)據(jù)流，而同時在第二個寄存器中的D型觸發(fā)器的時鐘輸入接收已經(jīng)轉換過的分離數(shù)據(jù)流，也就是在右側欄中的D型觸發(fā)器的時鐘輸入接收已經(jīng)轉換過的分離數(shù)據(jù)流。因此第一個寄存器的D型觸發(fā)器在分離數(shù)據(jù)流中的一個上升的邊沿信號到來時觸發(fā)。而第二個寄存器的D型觸發(fā)器在分離數(shù)據(jù)流中的一個下降的邊沿信號到來時觸發(fā)。當?shù)谝粋€寄存器響應分離數(shù)據(jù)流中上升邊沿信號時，在相應寄存塊26中的第二個寄存器響應下降邊沿信號。如果在數(shù)據(jù)流分離電路4的信號輸出端5之一有一個信號變換，隨著信號變換已經(jīng)被在數(shù)據(jù)接收電路中的信號輸入端1中的串行輸入數(shù)據(jù)流的一個信號變換引發(fā)，這一事件的時間，也就是，信號變換的時間，通過讀入到延時元件鏈路27的信號輸出端11-i，被清楚地確定和記錄下來。由于數(shù)據(jù)流分離電路4保證了它的一個信號輸出端5在降低的數(shù)據(jù)傳輸時鐘率時，不能產(chǎn)生多于一個的信號變換或事件，在第一個寄存器隊列8中的異步時鐘控制寄存塊26可以很容易地被同步。
在第一個異步時鐘控制寄存器隊列8，寄存塊26的D型觸發(fā)器的數(shù)據(jù)輸出，通過數(shù)據(jù)總線20傳輸?shù)紻型觸發(fā)器的數(shù)據(jù)輸入端和在第二個同步時鐘控制寄存器隊列17中的相應的寄存塊28。在第二個寄存器隊列17中寄存塊28的數(shù)量等于在第一個寄存器隊列8中的寄存塊26的數(shù)量。在寄存塊28中的D型觸發(fā)器的數(shù)量等于在寄存塊26中的D型觸發(fā)器的數(shù)量，因此，也等于在延時元件鏈路27中的延時元件的數(shù)量M。在第二個寄存器隊列17中的每一個寄存塊28包括2個寄存器，作為其一部分。在第二個寄存器隊列17中的所有D型觸發(fā)器的時鐘輸入和來自基準時鐘信號產(chǎn)生電路13的基準時鐘線15的基準時鐘信號同步。當基準時鐘信號是上升邊沿信號時，在同步時鐘控制寄存器隊列17中的寄存器通過數(shù)據(jù)總線20讀入寄存內容，這些寄存內容是在第一個寄存器隊列8內部相關聯(lián)的寄存塊26中的兩個寄存器中的。在第二個同步時鐘控制寄存器隊列17中的寄存塊28的第一個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸入端和在第一個異步時鐘控制寄存器隊列8中相關聯(lián)的寄存塊26的第一個寄存器的D型觸發(fā)器的數(shù)據(jù)輸出端相連。在第二個同步時鐘控制寄存器隊列17中的寄存塊28的第二個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸入端和在第一個異步時鐘控制寄存器隊列8中的相關聯(lián)的寄存塊26的第二個寄存器中D型觸發(fā)器的數(shù)據(jù)輸出端相連。
在第二個同步時鐘控制寄存器隊列17中的寄存塊28中的D型觸發(fā)器的數(shù)據(jù)輸出端，通過數(shù)據(jù)總線40，和同步時鐘控制邏輯電路18相連。同步的時鐘控制邏輯電路18估算緩存在第二個寄存器隊列17中的寄存內容，以重建用于信號輸入端1的串行輸入數(shù)據(jù)流。
能以多種方式實現(xiàn)基準時鐘信號產(chǎn)生電路13。在第一個實施例中，基準時鐘信號產(chǎn)生電路13有一個低頻率振蕩器，以和分離數(shù)據(jù)流的數(shù)據(jù)傳輸率相一致的低頻率振動，也就是，舉例來說，圖2所示例中的2.5GHz。
在一個可選擇的實施例中，基準時鐘信號產(chǎn)生電路13包含一個以高頻率振蕩的高頻率振蕩器，將高頻率分成與分離數(shù)據(jù)流的數(shù)據(jù)傳輸率相一致的低頻率的分頻器。
在圖2所示的優(yōu)選實施例中，基準時鐘信號從接收的數(shù)據(jù)中重新獲得。這樣就獲得了在用于接收數(shù)據(jù)的數(shù)據(jù)傳輸時鐘和用于基準時鐘信號的基準時鐘之間的一個穩(wěn)定的相位關系。
串行輸入數(shù)據(jù)流中的M個位出現(xiàn)的邊沿信號或事件的數(shù)量在0和M之間，這一數(shù)量取決于數(shù)據(jù)記錄。邏輯電路18判斷邊沿信號的數(shù)量并判斷與下一指定位置相對的相差。在此例中，如果接收的數(shù)據(jù)信號的相位和基準時鐘信號的相位一致時，下一指定的位置是指延時元件鏈路27的輸出端11-i，它是在數(shù)據(jù)接收電路的輸入端1的信號變換時間內基準時鐘信號延時到達的延時元件鏈路27的輸出端11-i。如果一個延時元件27-i的信號傳播時間是一個數(shù)據(jù)位周期的四分之一，那么在數(shù)據(jù)流的邊沿信號時期，這一位置有4種可能性，其中的一種可能性與指定的位置一致。在延時元件鏈路中的M個可用的指定的位置的每一個都有其中的3個位置，僅當它到達本發(fā)明的數(shù)據(jù)接收電路太早或太晚，或者僅當在接收時鐘和基準信號時鐘之間有一個相位差時，才能出現(xiàn)邊緣信號，結果是產(chǎn)生信號干擾。
一個相位差計算單元更可取地將在這一指定的位置之前的位置賦予值加一，將在這一指定的位置之后的位置賦予值減一。這些正好位于2個指定的位置之間的位置會被統(tǒng)一地連接起來，或者和在它們之前的指定位置相連接，或者和在它們之后的指定位置相連接，并且或者將其值加二，或者將其值減二。對于各個邊沿信號將以這種判斷的方式得來的值相加，以形成一個2+1dM位數(shù)量，并對邊沿信號出現(xiàn)的數(shù)量求平均值(M個具有2位暫存解(temporal resolution)的可能的邊沿信號)。相位差計算單元因此計算實際存在的相位差的一個估計值。計算出的相位差值由邏輯電路18通過線41輸出到數(shù)字過濾器42，其中，相位差值經(jīng)過了數(shù)字過濾，以獲得穩(wěn)定值。從過濾器42中輸出的數(shù)字值通過線43輸出到數(shù)字/模擬轉換器44中，在其中，數(shù)字值轉化成了一個模擬控制電壓。模擬控制電壓通過控制線45輸出到電壓控制振蕩器46中，振蕩器46以一更快或更慢的速率振蕩，這一速率和控制電壓的改變值相一致。由振蕩器46輸出的振蕩信號通過線47輸出到分頻器48，分頻器48通過頻率分頻來產(chǎn)生所需的基準時鐘信號。
從第二個寄存器隊列17中讀取的數(shù)據(jù)由同步時鐘控制邏輯電路18判斷估計，以重建串行輸入數(shù)據(jù)流。在此情況下，經(jīng)多個步驟而數(shù)字化地重建數(shù)據(jù)。第一步，邏輯電路18判斷數(shù)據(jù)流分離電路4的輸出端5-i的哪一端的信號變換已經(jīng)發(fā)生了。舉例來說，這一步通過和在上一個時鐘周期中寄存塊中的寄存內容相比較而得以完成。下一步，在寄存塊中所述的存儲時間被估算。這一時間由信號圖象清楚地概括其特征，并存儲在所述的寄存塊中，因為所有的信號輸出端11在延時電路12中。寄存塊中的寄存器規(guī)定了在數(shù)據(jù)輸入端檢測到的邊沿信號是一個上升的邊沿信號還是一個下降的邊沿信號。邏輯電路18因此確定了在串行輸入數(shù)據(jù)流中的一個上升或下降的邊沿信號發(fā)生的時間。這一邊沿編碼的信息更可取地被同步時鐘控制邏輯電路18轉換成一個電平編碼信號形式。在一個優(yōu)選的實施例中，邏輯電路18有一個溫度計編碼的電路，用來溫度計編碼從通過線10的延時元件鏈路27的信號輸出端11輸出的延時基準時鐘信號。為了壓縮延時元件鏈路的M端輸出，邏輯電路18進行溫度計編碼。通過在每個緩存的上升邊沿信號和下一個下降邊沿信號中插入高邏輯數(shù)據(jù)位，以及通過在下降的邊沿信號和下一個上升的邊沿信號中插入低邏輯數(shù)據(jù)位，邏輯電路18執(zhí)行了這一反向轉換。
在一個可選擇的實施例中，邏輯電路18異或在第二個寄存器隊列17中通過信號線40接收的寄存器內容，以重建串行輸入數(shù)據(jù)流，并使用M信號輸出端來輸出具有降低的數(shù)據(jù)傳輸率的重建數(shù)據(jù)信號流，以備進一步的數(shù)據(jù)處理使用。
圖2所示的是本發(fā)明的數(shù)據(jù)接收電路的一個優(yōu)選實施例。在可選擇的實施例中，代替DLL電路12的是一個多相振蕩器，特別是一個環(huán)振蕩器，使用的環(huán)振蕩器設計成引發(fā)其一個接一個地傳遞多個移位的時鐘信號。為了及時增加移位的基準時鐘信號，及時附加的移位的時鐘信號更可取地由一個相位插入器電路產(chǎn)生。
參考記號列表1數(shù)據(jù)輸入端2線3信號輸入端4數(shù)據(jù)流分離電路5數(shù)據(jù)輸出端6數(shù)據(jù)線7數(shù)據(jù)輸入端8異步時鐘控制寄存器隊列9輸入端10線11信號輸出端12延時電路13基準信號產(chǎn)生電路14時鐘線15時鐘線16時鐘線17同步時鐘控制寄存器隊列18邏輯電路19數(shù)據(jù)輸出端20數(shù)據(jù)線21數(shù)據(jù)輸入端22數(shù)據(jù)輸出端23數(shù)據(jù)線24數(shù)據(jù)輸入端25數(shù)據(jù)輸出端26寄存塊27延時元件28寄存塊28a相位檢測器29信號輸入端30線31信號輸入端32線33輸出端34線35輸入端36數(shù)字循環(huán)過濾器37輸出端38控制線39數(shù)據(jù)線40線41線42數(shù)字過濾器43線44數(shù)字/模擬轉換器45線46電壓控制振蕩器47線48分頻器
權利要求
1.一種數(shù)據(jù)接收電路，用來接收一具有高數(shù)據(jù)傳輸率的串行輸入數(shù)據(jù)流。其中數(shù)據(jù)接收電路包括(a)一個數(shù)據(jù)流分離電路(4)，用來將一串行輸入數(shù)據(jù)流分成多個具有降低的數(shù)據(jù)傳輸率的分離數(shù)據(jù)流；(b)一個基準的時鐘信號產(chǎn)生電路(13)，用來產(chǎn)生一個基準的時鐘信號，時鐘信號的時鐘頻率與分離數(shù)據(jù)流的數(shù)據(jù)傳輸率相一致；(c)一個延時電路(12)，具有一個延時元件鏈路(27)，這一鏈路包括多個串聯(lián)的延時元件，在延時元件鏈路(27)中的第一個延時元件(27-1)接收產(chǎn)生的基準時鐘信號，每一個延時元件通過延時電路(12)的信號輸出端(11)輸出一個延時基準時鐘信號；(d)第一個異步時鐘控制寄存器隊列(8)，它包括多個寄存塊(26)，在第一個寄存器隊列(8)中的每個寄存塊(26)由一個相關聯(lián)的分離數(shù)據(jù)流進行異步的時鐘控制，并從延時元件鏈路(12)中讀入延時的基準時鐘信號，以在分離數(shù)據(jù)流中緩存入一個信號變換；(e)第二個同步時鐘控制寄存器隊列(17)，它包括多個寄存塊(28)，在第二個寄存器隊列(17)中的每個寄存塊(28)由基準時鐘信號進行同步時鐘控制，并讀入和緩存入在第一個寄存器隊列(8)中的一個相關聯(lián)的寄存塊(26)的寄存內容；(f)以及一個同步時鐘控制邏輯電路(18)，它估算在第二個寄存器隊列(17)中緩存的寄存器內容，為的是重建串行輸入數(shù)據(jù)流。
2.根據(jù)權利要求1所述的數(shù)據(jù)接收電路，其特征在于，在第一個異步時鐘控制寄存器隊列(8)中的每個寄存塊(26)都有第一個寄存器，該寄存器是用于在相關聯(lián)的分離數(shù)據(jù)流中緩存一個上升邊沿信號；及第二個寄存器，用來在相關聯(lián)的分離數(shù)據(jù)流中緩存一個下降邊沿信號。
3.根據(jù)權利要求2所述的數(shù)據(jù)接收電路，其特征在于，在第二個同步時鐘控制寄存器隊列(17)中的每一個寄存塊(28)都有兩個寄存器，當基準時鐘邊沿信號中是一個上升的邊沿信號時，這兩個寄存器讀入在第一個寄存器隊列(8)中相關聯(lián)的寄存塊(26)中的兩個寄存器中的寄存內容。
4.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，在第一個寄存器隊列(8)和在第二個寄存器隊列(17)中的寄存器都包括多個邊沿觸發(fā)D型觸發(fā)器。
5.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，在第一個寄存器隊列(8)和在第二個寄存器隊列(17)中的寄存器的邊沿觸發(fā)D型觸發(fā)器的數(shù)量等于在延時元件鏈路(27)中串聯(lián)的延時元件(27-i)的數(shù)量(M)。
6.根據(jù)前述前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，在第一個異步時鐘控制寄存器隊列(8)的所有的寄存塊(26)中的第一個寄存器的D型觸發(fā)器的時鐘輸入端接收通過數(shù)據(jù)流分離電路(4)輸出的一個分離數(shù)據(jù)流。
7.根據(jù)前述權利要求之一的數(shù)據(jù)接收電路，其特征在于，在第一個異步時鐘控制寄存器隊列(8)中的所有的寄存塊(26)中的第二個寄存器的D型觸發(fā)器的時鐘輸入端接收通過數(shù)據(jù)流分離電路(4)輸出的一個轉換過的分離數(shù)據(jù)流。
8.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特在于，在第一個異步時鐘控制寄存器隊列(8)中的一個寄存塊(26)中的第一個寄存器和第二個寄存器的D型觸發(fā)器的數(shù)據(jù)輸入端都被連接到延時元件鏈路(27)中相關聯(lián)的信號輸出端(11)。
9.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，在第二個同步時鐘控制寄存器隊列(17)中的所有的寄存塊(28)中的寄存器的D型觸發(fā)器的時鐘輸入端接收產(chǎn)生的基準時鐘信號。
10.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，在第二個同步時鐘控制寄存器隊列(17)中的寄存塊(28)中的第一個寄存器的D型觸發(fā)器的數(shù)據(jù)輸入端和在第一個異步時鐘控制寄存器隊列(8)中的一個相關聯(lián)的寄存塊(26)中的第一個寄存器的D型觸發(fā)器的數(shù)據(jù)輸出端相連接。
11.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征是，在第二個同步時鐘控制寄存器隊列(17)中的寄存塊(28)中的第二個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸入端和在第一個異步時鐘控制寄存器隊列(8)中的一個相關聯(lián)的寄存塊(26)中的第二個寄存器中的D型觸發(fā)器的數(shù)據(jù)輸出端相連接。
12.根據(jù)前述權利要求之一所述的的數(shù)據(jù)接收電路，其特征在于，在第二個同步時鐘控制寄存器隊列(17)中的寄存塊(28)中的D型觸發(fā)器的數(shù)據(jù)輸出端和邏輯電路(18)相連接。
13.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，數(shù)據(jù)流分離電路(4)包括多個數(shù)據(jù)流分離電路元件，這些元件在多個分離段以串聯(lián)的方式連接，在每一個分離階段，串行輸入數(shù)據(jù)流的數(shù)據(jù)傳輸率會減半。
14.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路其特征在于，分離數(shù)據(jù)流的數(shù)量是2k，k是分離段的數(shù)量。
15.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，延時元件鏈路(27)包括多個串聯(lián)的具有可調整信號傳播時間的轉換器。
16.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，串聯(lián)的延時元件(27-i)的數(shù)量等于基準時鐘信號的時鐘周期和一個延時元件(27-i)的信號傳播時間之間的比率。
17.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，一個延時元件(27-i)的信號傳播時間小于串行輸入數(shù)據(jù)流中一個接收數(shù)據(jù)位的時間周期。
18.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，一個延時元件(27-i)的信號傳播時間是串行輸入數(shù)據(jù)流中一個接收數(shù)據(jù)位的時間周期的四分之一。
19.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，基準時鐘信號產(chǎn)生電路(13)有一個低頻率的振蕩器，它相應于分離數(shù)據(jù)流的數(shù)據(jù)傳輸率而以低頻率振蕩。
20.根據(jù)前述權利要求1到17中的一個權利要求所述的數(shù)據(jù)接收電路，其特征在于，基準時鐘信號產(chǎn)生電路(13)有一個以高頻率振動的高頻率振蕩器，和一個分頻器，相應于分頻器將高頻率分成與分離數(shù)據(jù)流的數(shù)據(jù)傳輸率一致的低頻率。
21.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，振蕩器是電壓控制振蕩器。
22.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，由基準時鐘信號產(chǎn)生電路(13)產(chǎn)生的基準時鐘信號相對于接收到的串行輸入數(shù)據(jù)流有一個穩(wěn)定的相位差。
23.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，有一個相位差計算單元，這個計算單元計算基準時鐘信號和串行輸入數(shù)據(jù)流之間的相位差，并輸出一個數(shù)字相位差信號。
24.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，數(shù)字相位差信號是經(jīng)過數(shù)字過濾器(42)過濾的，以使信號具有穩(wěn)定性。
25.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，經(jīng)過過濾的數(shù)字相位差信號由一個數(shù)字/模擬轉換器(44)轉換成一模擬振蕩器控制電壓，用于基準信號產(chǎn)生電路(13)中的電壓控制振蕩器(46)，而電壓控制振蕩器(46)根據(jù)所施加的振蕩器控制電壓以可變的頻率振蕩，以使基準時鐘信號和串行輸入數(shù)據(jù)流之間的相位差最小。
26.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，數(shù)據(jù)流分離電路(4)有數(shù)據(jù)流分離電路元件，這些元件在四個分離階段中以串聯(lián)的方式連接，而延時元件鏈路(12)包括64個延時元件(27)，第一個寄存器隊列(8)和第二個寄存器隊列(17)中每一個都包括16個寄存塊，每一個寄存塊包括兩個寄存器，每一個寄存器包含64個D型觸發(fā)器。
27.根據(jù)前述權利要求之一所述的數(shù)據(jù)接收電路，其特征在于，一個延時元件(27-i)的信號傳播時間大約是25微微秒。
全文摘要
數(shù)據(jù)接收電路是用來接收具有高數(shù)據(jù)傳輸率的一串行數(shù)據(jù)流，數(shù)據(jù)接收電路包括一個數(shù)據(jù)流分離電路(4)，用來將一串行輸入數(shù)據(jù)流分成多個具有降低的數(shù)據(jù)傳輸率的分離數(shù)據(jù)流；一個基準時鐘信號產(chǎn)生電路(13)，是用來產(chǎn)生一個基準的時鐘信號，時鐘信號的時鐘頻率相應于分離數(shù)據(jù)流的數(shù)據(jù)傳輸率；一個延時電路(12)，具有一個包括多個串聯(lián)延時元件的延時元件鏈路(27)，在延時元素鏈路(27)中的第一個延時元件(27－1)接收產(chǎn)生的基準時鐘信號，并且每一個延時元件通過延時電路(12)中的信號輸出(11)輸出一個延時基準時鐘信號；第一個異步時鐘控制寄存器隊列(8)，它包括多個寄存塊(26)，在第一個寄存器隊列(8)中的每一個寄存塊(26)由一個相關聯(lián)的獨立數(shù)據(jù)流進行異步時鐘控制，以及從延時電路(12)中讀入延時基準時鐘信號，以在獨立的數(shù)據(jù)流中緩存入一個信號轉換；第二個同步時鐘控制寄存器隊列(17)，它包括多個寄存塊(28)，在第二寄存器隊列(17)中的每個寄存塊(28)由基準時鐘信號進行同步時鐘控制，讀入并緩存入在第一個寄存器隊列(8)中的一個相關聯(lián)寄存塊(26)的寄存內容；和一個同步時鐘控制邏輯電路(18)，它估算已緩存在第二個寄存器隊列(17)中的寄存內容，其目的是重建串行輸入數(shù)據(jù)流。
文檔編號G06F1/12GK1455898SQ02800033
公開日2003年11月12日 申請日期2002年1月15日 優(yōu)先權日2001年1月15日
發(fā)明者菲利普·伯克爾 申請人:印芬龍科技股份有限公司