專利名稱：一種計算機數(shù)據傳輸卡的制作方法
技術領域：
本發(fā)明涉及計算機與外設之間的數(shù)據傳輸卡，尤其是計算機印刷制版系統(tǒng)或大型高速機床控制等要求計算機與外設保持高速、連續(xù)數(shù)據傳輸?shù)膱龊稀?br>
發(fā)明內容
本發(fā)明的目的是克服現(xiàn)有技術中的不足，提供一種在高速數(shù)據傳輸同時能保證數(shù)據傳輸?shù)倪B續(xù)性的計算機與外設之間的數(shù)據傳輸卡。為了達到上述目的，本發(fā)明的技術方案是一種計算機數(shù)據傳輸卡，包括計算機、光纖收發(fā)器、數(shù)據串行轉換器、數(shù)據并行轉換器、高速暫存器，此外還包括數(shù)據控制器、總線控制器和PCI控制器，所述的數(shù)據控制器與所述的高速暫存器相連，所述的數(shù)據控制器所述的數(shù)據并行轉換器相連，所述的高速暫存器與所述的數(shù)據串行轉換器間有32根數(shù)據線相連，所述的數(shù)據控制器包括下列步驟檢測數(shù)據串行轉換器是否有數(shù)據，若有則將數(shù)據讀入總線控制器；若數(shù)據串行轉換器沒有數(shù)據，則從總線控制器讀出數(shù)據，并寫入高速暫存器中，所述的總線控制器與所述的數(shù)據控制器相連，所述的總線控制器外接時鐘信號，所述的PCI控制器分別與所述的總線控制器、所述的數(shù)據控制器相連接，所述的計算機包括下列運行步驟步驟1系統(tǒng)初始化步驟2將數(shù)據讀入緩沖器A和緩沖器B步驟3以DMA方式傳送緩沖器A中的數(shù)據步驟4若中斷是由于傳輸緩沖區(qū)A的數(shù)據結束引發(fā)，則以DMA傳輸方式傳輸緩沖器B中的數(shù)據，然后寫數(shù)據入緩沖器A步驟5若中斷不是由于傳輸緩沖器A的數(shù)據結束引發(fā)，則以DMA傳輸方式傳輸緩沖器A中的數(shù)據，然后寫數(shù)據入緩沖器B所述的數(shù)據串行、并行轉換器分別通過光纖收發(fā)器進行輸入和輸出。
所述的數(shù)據控制器由型號為EPF10K30AQC240-3的主芯片、型號為EPC1441的輔助芯片和blaster芯片構成，所述的主芯片、輔助芯片和blaster芯片的相應的blaster端相互連接，所述的數(shù)據控制器主芯片與所述的高速緩存器之間連接有16根數(shù)據線，所述的數(shù)據控制器主芯片的FIFO-EF#、FIFO-REN#端與所述的高速緩存器相應端點相連接，所述的數(shù)據控制器主芯片與所述的數(shù)據并行轉換器之間有16根數(shù)據線相連，所述的數(shù)據控制器主芯片的RX-RFO、RX-DAV#端與所述的數(shù)據并行轉換器相應端點相連接，所述數(shù)據控制器主芯片內部的總線控制器由三態(tài)緩沖器和D觸發(fā)器構成，所述的數(shù)據控制器主芯片的32根寫數(shù)據線與三態(tài)緩沖器的輸入端相連，所述的數(shù)據控制器主芯片的輸出使能端接三態(tài)緩沖器，三態(tài)緩沖器的輸出端連接PCI控制器并和D觸發(fā)器的D端相連，D觸發(fā)器的Q端與所述的數(shù)據控制器主芯片的32根讀數(shù)據線相連，所述的數(shù)據控制器主芯片的數(shù)據鎖存端與D觸發(fā)器相連，D觸發(fā)器外接時鐘信號，所述的PCI控制器由型號為AMCC5933的主芯片構成，所述的PCI控制器主芯片的32根雙向數(shù)據線與所述的三態(tài)緩沖器的輸出端相連，所述的PCI控制器主芯片的另32根數(shù)據線與所述的PCI總線接口相連，所述的PCI控制器接口主芯片與所述的EPROM相連，所述的PCI控制器接口主芯片的WRFIFO#、WRFULL、RDFIFO#、RDEMPTY端分別與所述的數(shù)據控制器的相應端點相連接，所述的PCI控制器與DMA控制器相連接，DMA控制器與系統(tǒng)總線相連。
所述的數(shù)據串行轉換器由型號為HDMP-1022的芯片構成。
所述的數(shù)據并行轉換器由型號為HDMP-1024的芯片構成。
所述的光纖收發(fā)器由型號為HFCT-5305或HFBR-5305的芯片構成。
所述的高速緩存器為32K×18bit高速器件。
本發(fā)明可保證計算機與外設之間數(shù)據傳輸?shù)倪B續(xù)性，同時提高連續(xù)數(shù)據傳輸速率。此外還具有抗干擾性強，制造成本低的特點。


圖1為傳輸鏈路的結構框中存儲器為EPROM，F(xiàn)PGA為數(shù)據控制器和總線控制器，F(xiàn)IFA為高速暫存器，TX、RX為數(shù)據并行、串行轉換器，E/O、O/E為光纖收發(fā)器圖2為本發(fā)明的工作結構框中PCI為PCI總線接口，OUTENA為輸出使能，LATCH DATA為數(shù)據鎖存。
圖3為數(shù)據控制器結構中RX為數(shù)據并行轉換器，BIRBUS為總線控制器圖4為總線控制器結構5為本發(fā)明主程序流程6為本發(fā)明中斷響應流程圖具體實施方式
下面結合附圖和具體實施方式
對本發(fā)明作進一步詳細描述
如圖1所示，其中PCI控制器選用AMCC5933芯片，實現(xiàn)計算機數(shù)據傳輸卡與PCI總線的數(shù)據傳輸及控制信號通信；高速暫存器選擇的為CYPRESS公司的32K×18bit高速器件，作為從PCI控制器發(fā)出的數(shù)據包在計算機數(shù)據傳輸卡上暫時存儲區(qū)，可以滿足數(shù)據控制器和總線控制器對數(shù)據的異步連續(xù)讀數(shù)，本發(fā)明中數(shù)據控制器選用的是ALTERA公司的FLEX10KA系列的EPF10K30AQC240-3；其中數(shù)據控制器和總線控制器負責與計算機數(shù)據傳輸卡上的高速暫存器、PCI控制器AMCC5933、數(shù)據串行、并行轉換器協(xié)調工作，完成相互的數(shù)據讀寫操作，實現(xiàn)數(shù)據的轉發(fā)；而總線控制器實現(xiàn)數(shù)據控制器與PCI控制器和高速暫存器之間的雙向數(shù)據總線。所述的數(shù)據串行轉換器本發(fā)明采用的是agilent公司的HDMP-1022，所述的數(shù)據并行轉換器本發(fā)明采用的是agilent公司的HDMP-1024芯片。所述的數(shù)據串行、并行轉換器通過光纖收發(fā)器最終實現(xiàn)光纖數(shù)據傳輸，本發(fā)明中所述的光纖收發(fā)器選用的是agilent公司的HFCT-5305或HFBR-5305。
權利要求
1.一種計算機數(shù)據傳輸卡，包括計算機、光纖收發(fā)器、數(shù)據串行轉換器、數(shù)據并行轉換器、高速暫存器，其特征是，還包括數(shù)據控制器、總線控制器和PCI控制器，所述的數(shù)據控制器與所述的高速暫存器相連，所述的數(shù)據控制器所述的數(shù)據并行轉換器相連，所述的高速暫存器與所述的數(shù)據串行轉換器間有32根數(shù)據線相連，所述的數(shù)據控制器包括下列步驟檢測數(shù)據串行轉換器是否有數(shù)據，若有則將數(shù)據讀入總線控制器；若數(shù)據串行轉換器沒有數(shù)據，則從總線控制器讀出數(shù)據，并寫入高速暫存器中，所述的總線控制器與所述的數(shù)據控制器相連，所述的總線控制器外接時鐘信號，所述的PCI控制器分別與所述的總線控制器相連、所述的數(shù)據控制器的相連接，所述的計算機包括下列運行步驟步驟1系統(tǒng)初始化步驟2將數(shù)據讀入緩沖器A和緩沖器B步驟3以DMA方式傳送緩沖器A中的數(shù)據步驟4若在將數(shù)據讀入緩沖器A時發(fā)生中斷，則以DMA傳輸方式傳輸緩沖器A中的數(shù)據，然后寫數(shù)據入緩沖器B步驟5若在將數(shù)據讀入緩沖器A時未發(fā)生中斷，則以DMA傳輸方式傳輸緩沖器B中的數(shù)據，然后寫數(shù)據入緩沖器A所述的數(shù)據串行、并行轉換器分別通過光纖收發(fā)器進行輸入和輸出。
2.根據權利要求1所述的一種計算機數(shù)據傳輸卡，其特征是，所述的數(shù)據控制器由型號為EPFl0K30AQC240-3的主芯片、型號為EPC1441的輔助芯片和blaster編程接門構成，所述的主芯片、輔助芯片和blaster接門的相應端相互連接，所述的數(shù)據控制器主芯片與所述的高速緩存器之間連接有16根數(shù)據線，所述的數(shù)據控制器主芯片的FIFO-EF#、FIFO-REN#端與所述的高速緩存器相應端點相連接，所述的數(shù)據控制器主芯片與所述的數(shù)據并行轉換器之間有16根數(shù)據線相連，所述的數(shù)據控制器主芯片的RX-RFO、RX-DAV#端與所述的數(shù)據并行轉換器相應端點相連接，所述數(shù)據控制器主芯片內部的總線控制器由三態(tài)緩沖器和D觸發(fā)器構成，所述的數(shù)據控制器主芯片的32根寫數(shù)據線與三態(tài)緩沖器的輸入端相連，所述的數(shù)據控制器主芯片的輸出使能端接三態(tài)緩沖器，三態(tài)緩沖器的輸出端連接PCI控制器并和D觸發(fā)器的D端相連，D觸發(fā)器的Q端與所述的數(shù)據控制器主芯片的32根讀數(shù)據線相連，所述的數(shù)據控制器主芯片的數(shù)據鎖存端與D觸發(fā)器相連，D觸發(fā)器外接時鐘信號，所述的PCI控制器由型號為AMCC5933的主芯片構成，所述的PCI控制器主芯片的32根數(shù)據線與所述的三態(tài)緩沖器的輸出端相連，所述的PCI控制器主芯片的另32根數(shù)據線與所述的PCI總線接口相連，所述的PCI控制器接口主芯片與所述的EPROM相連，所述的PCI控制器接口主芯片的WRFIFO#、WRFULL、RDFIFO#、RDEMPTY端分別與所述的數(shù)據控制器的相應端點相連接，所述的PCI控制器與DMA控制器相連接，DMA控制器與系統(tǒng)總線相連。
3.根據權利要求1所述的一種計算機數(shù)據傳輸卡，其特征是，所述的數(shù)據串行轉換器由型號為HDMP-1022的芯片構成。
4.根據權利要求1所述的一種計算機數(shù)據傳輸卡，其特征是，所述的數(shù)據并行轉換器由型號為HDMP-1024的芯片構成。
5.根據權利要求1所述的一種計算機數(shù)據傳輸卡，其特征是，所述的光纖收發(fā)器由型號為HFCT-5305或HFBR-5305的芯片構成。
6.根據權利要求1所述的一種計算機數(shù)據傳輸卡，其特征是，所述的高速暫存器為32K×18bit高速器件。
全文摘要
一種計算機數(shù)據傳輸卡涉及計算機與外設之間的數(shù)據傳輸卡。為提供一種在高速數(shù)據傳輸同時能保證數(shù)據傳輸?shù)倪B續(xù)性的計算機與外設之間的數(shù)據傳輸卡，本發(fā)明采用的技術方案是一種計算機數(shù)據傳輸卡，包括計算機、光纖收發(fā)器、數(shù)據串行轉換器、數(shù)據并行轉換器、高速暫存器，此外還包括數(shù)據控制器、總線控制器和PCI控制器，所述的數(shù)據控制器與所述的高速暫存器相連，所述的數(shù)據控制器所述的數(shù)據并行轉換器相連，所述的高速暫存器與所述的數(shù)據串行轉換器間有32根數(shù)據線相連。本發(fā)明主要適用于計算機印刷制版系統(tǒng)或大型高速機床控制等要求計算機與外設保持高速、連續(xù)數(shù)據傳輸?shù)膱龊稀?br> 文檔編號G06F13/10GK1412678SQ0212411
公開日2003年4月23日 申請日期2002年7月12日 優(yōu)先權日2002年7月12日
發(fā)明者井文才, 周革, 李朝輝, 李海峰, 張以謨 申請人:天津大學