專利名稱：奇整數(shù)信號(hào)除法之裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于電路的領(lǐng)域，更特定言之，本發(fā)明系關(guān)于數(shù)字信號(hào)處理及由一輸入?yún)⒖夹盘?hào)產(chǎn)生一奇整數(shù)除法信號(hào)。
背景技術(shù)：
有許多情況為具以輸入時(shí)鐘信號(hào)為基準(zhǔn)且較輸入時(shí)鐘信號(hào)為長(zhǎng)的期間之輸出信號(hào)為所欲的。執(zhí)行此工作的電路或邏輯路徑常稱為”頻分電路”或”均分電路”。
除以偶整數(shù)為一種容易地解決方法，且數(shù)個(gè)電路實(shí)施例為已知。例如，具回饋的單一時(shí)鐘緩存器可執(zhí)行輸入方波信號(hào)的除以2功能，除以其它偶整數(shù)可以排列為移位緩存器的數(shù)個(gè)此種緩存器完成，于此移位緩存器的輸出可被用于除以2的次方且自該移位緩存器的各個(gè)級(jí)之輸出的組合可被用于除以不是2的次方的偶整數(shù)。
然而，提供一種基于奇整數(shù)的均分功能為更為困難的問(wèn)題，習(xí)知除法技術(shù)產(chǎn)生非50百分率工作周期的被除后的輸出或是一般受限于可產(chǎn)生的被除后的信號(hào)。例如，本發(fā)明發(fā)明者之一使用由其它公司所售的早期產(chǎn)品中類似于第1圖所示的電路，此電路僅提供除以3除法電路且無(wú)法執(zhí)行更高奇整數(shù)的除法。
由前文，可了解目前仍無(wú)可容易達(dá)到的及可擴(kuò)張的或彈性的電路以提供一為輸入信號(hào)的奇整數(shù)除法的時(shí)鐘信號(hào)。
摘要本發(fā)明系提供一種可達(dá)到可擴(kuò)張的、近-50百分率工作周期、除以N除法電路之方法及/或電路，其中N為奇整數(shù)。
使用于此處提供的意旨，熟知本技藝者可了解本發(fā)明方法及裝置可被有利地用于需要奇整數(shù)頻分的廣泛各種情況，例如通訊系統(tǒng)、磁帶驅(qū)動(dòng)控制器或其它I/O電路、一般DSP應(yīng)用，等。
在特定具體實(shí)施例中，本發(fā)明可被了解為包括具五組延遲組件的連續(xù)或移位緩存器。第一組延遲組件接收來(lái)自第五組延遲組件的倒反回饋，第二組包括N個(gè)成串延遲組件，其中N為大于或等于2的任何正整數(shù)，中間組延遲組件具倒反時(shí)鐘，第四組具N-1個(gè)成串延遲組件，最后一組延遲組件提供該倒反回饋。根據(jù)本發(fā)明，第一組的輸出及中間組的輸出被合并以提供該除法輸出。
參考下列圖式及詳細(xì)敘述可更了解本發(fā)明。在不同圖式中，類似編號(hào)項(xiàng)目被用來(lái)表示在此處提供意旨范圍內(nèi)的類似功能。在下文的一些圖式及詳細(xì)敘述中，本發(fā)明以多媒介訊息系統(tǒng)的重要獨(dú)立具體實(shí)施例敘述。此不應(yīng)用來(lái)限制本發(fā)明，使用在此處所提供的意旨，其可被應(yīng)用于其它資料存取情況。
而且，在本技藝中已知邏輯系統(tǒng)可包括以組合形式的廣泛各種不同組件及不同功能。系統(tǒng)的不同具體實(shí)施例可包括不同組件及功能之混合且可聚集各種功能做為不同組件的部份。為明了目的，本發(fā)明以包括許多不同革新組件及組件的革新組合之系統(tǒng)被敘述。不應(yīng)推論限制本發(fā)明于包括所有列于在本說(shuō)明書(shū)的任何說(shuō)明具體實(shí)施例的革新組件之組合。于此處引用的所有出版物、專利、及專利申請(qǐng)案全文并入此處做為參考。
附圖
簡(jiǎn)略說(shuō)明第1圖顯示早期除以3除法電路的電路具體實(shí)施例。
第2圖顯示根據(jù)本發(fā)明特別具體實(shí)施例的除以7除法電路的電路具體實(shí)施例。
第3圖為第2圖所示電路的定序圖實(shí)例。
第4圖顯示可擴(kuò)張的奇整數(shù)頻分電路之概括電路圖。
第5圖顯示根據(jù)本發(fā)明特別具體實(shí)施例的除以5除法電路的進(jìn)一步實(shí)例。
第6圖顯示可具體化本發(fā)明方向的信息處理裝置。
特定具體實(shí)施例詳細(xì)說(shuō)明第2圖顯示根據(jù)本發(fā)明特別具體實(shí)施例的除以7除法電路的電路具體實(shí)施例。示于第2圖的電路在輸入信號(hào)CLK執(zhí)行50百分率除以7操作以完成輸出信號(hào)輸出。如在圖中所示，該電路的主要組件包括八個(gè)延遲組件，例如以似移位緩存器結(jié)構(gòu)排列的數(shù)字邏輯正反器。在圖中所示為標(biāo)示為d1、d2、d3、d4、d5、d6、d7、及d0的移位緩存器。
如在第2圖所說(shuō)明，d7的倒反輸出被送回做為d1資料輸入的倒反回饋輸入，d1輸出為d2的輸入，d2輸出為d3的輸入，d3輸出為d4的輸入，d4輸出為d5的輸入，d5輸出為d6的輸入，d6輸出為d7的輸入，及d7輸出為d0的輸入。如在圖中所見(jiàn)，有一個(gè)共同的時(shí)鐘CLK至延遲組件的每一個(gè)，除了中間延遲組件以倒反的CLK信號(hào)計(jì)時(shí)。
第2圖的電路結(jié)構(gòu)提供如第3圖所示的輸出。如在兩圖中所示，最后的除以7輸出系得自d0及d4的輸出之倒反XOR，由此產(chǎn)生該輸入信號(hào)CLK的無(wú)干擾50百分率工作周期除以7輸出。
第4圖顯示更概括及可擴(kuò)充的電路以執(zhí)行除以奇整數(shù)的功能。第4圖說(shuō)明一種一般情況，均分之?dāng)U充以提供除以X，其中X＝(N)2+1。在圖中的d顯示延遲組件或延遲組件參考期間，N可為大于2的任何正整數(shù)。
如此，當(dāng)n＝2，得到除法為5；且當(dāng)n＝3，得到除法為7。同樣地，n＝4，得到除法為9，以此類推。
在一個(gè)具體實(shí)施例中，該延遲組件可被了解為數(shù)字邏輯正反器，延遲組件的其它形式可根據(jù)本發(fā)明各種具體實(shí)施例所說(shuō)明的構(gòu)造使用。
本發(fā)明具體實(shí)施例的操作之進(jìn)一步了解可由考慮因回饋回路的倒反，所示的移位緩存器巡回一交替形式而被了解。藉由在適當(dāng)位置指定該巡回的形式且合并它們，可得到無(wú)干擾50百分率工作周期除以奇整數(shù)輸出信號(hào)。
該輸入?yún)⒖碱l率被提供用做共同的時(shí)鐘(CLK)頻率如在各圖中所示。在特別具體實(shí)施例中，一種共同的重新設(shè)定輸入被用來(lái)重新設(shè)定整個(gè)鏈至一已知狀態(tài)。所提供輸出非常接近50百分率工作周期，若該輸入的參考頻率在該工作周期些微變化，該輸出的工作周期不會(huì)正好是50。
第5圖顯示根據(jù)本發(fā)明特別具體實(shí)施例的除以5除法電路的進(jìn)一步實(shí)例。
而且，由在此處所提供的意旨可明顯看出，根據(jù)特定具體實(shí)施例，本發(fā)明提供一些在該輸入時(shí)鐘工作周期變化的拒絕。具較大的除法除數(shù)，在該輸入時(shí)鐘工作周期的變化會(huì)約略地正比于除法量被稀釋。
而且，由在此處所提供的意旨可明顯看出，根據(jù)特定具體實(shí)施例，本發(fā)明提供一種因被操作為格萊碼的XOR閘之操作而有”無(wú)干擾”時(shí)鐘產(chǎn)生，因?yàn)樵谌魏螘r(shí)間僅一個(gè)輸入變化，故，藉由設(shè)計(jì)，XOR輸出之操作為有效地?zé)o干擾。
而且，設(shè)計(jì)的簡(jiǎn)化使得在該頻分電路無(wú)任何速度瓶頸地非?？焖俨僮鳌?br> 程序化信息應(yīng)用的具體實(shí)施例第6圖顯示一種信息處理裝置，其可具體化本發(fā)明方向，本發(fā)明可以硬件及/或軟件方式實(shí)施。在本發(fā)明的一些具體實(shí)施例，本發(fā)明的不同方向可以客戶側(cè)邏輯或服務(wù)器側(cè)邏輯實(shí)施。如在本技藝中所了解，本發(fā)明或其組件可以固定媒介(及/或可傳輸)程序組件具體化，其包括當(dāng)被載至適當(dāng)構(gòu)形計(jì)算裝置時(shí)會(huì)使該裝置根據(jù)本發(fā)明執(zhí)行之邏輯指示及/或資料。
第6圖顯示一種信息應(yīng)用(或數(shù)字裝置)700，其可被了解為一種邏輯裝置，其可自媒介717及/或網(wǎng)絡(luò)端口719讀取指示。之后，裝置700可使用這些指示以指引服務(wù)器邏輯或客戶邏輯(如在本技藝中所了解)以具體化本發(fā)明方向。可具體化本發(fā)明方向的一個(gè)邏輯裝置形式為如于700所說(shuō)明的計(jì)算機(jī)系統(tǒng)，其包括CPU 707、選擇性輸入裝置709及711、磁盤(pán)驅(qū)動(dòng)器驅(qū)動(dòng)715及選擇性屏幕705。固定媒介717可被使用以程序化此種系統(tǒng)及可表示磁盤(pán)驅(qū)動(dòng)器形式選擇或磁媒介、磁帶、固態(tài)內(nèi)存等。本發(fā)明可以整體或部份為記錄在此固定媒介的軟件而被具體化。通訊端口719亦可被用來(lái)開(kāi)始接收被用來(lái)程序化此種系統(tǒng)的指示及可表示任何形式的通訊連接。
本發(fā)明亦可以整體或部份在依特殊應(yīng)用所訂制的集成電路(ASIC)或可程序邏輯裝置(PLD)的電路內(nèi)而被具體化。在此情況下，本發(fā)明可以計(jì)算機(jī)可了解的描述語(yǔ)言而被具體化，此語(yǔ)言可被用來(lái)產(chǎn)生如此處所敘述操作的ASIC或PLD。
其它具體實(shí)施例目前本發(fā)明以參考特定具體實(shí)施例而被敘述，其它具體實(shí)施例為熟知本技藝者明顯看出。特別是，使用者數(shù)字信息應(yīng)用一般被說(shuō)明或敘述為個(gè)人計(jì)算機(jī)。然而，該數(shù)字計(jì)算裝置可為任何處理資料的裝置，可包括如數(shù)字起動(dòng)的電視、手機(jī)、個(gè)人數(shù)字助理等裝置。
而且，僅管本發(fā)明已使用特定邏輯組件敘述，由在此處所提供的意旨可了解許多使用本技藝中已知的布爾代數(shù)或其它代數(shù)的替代結(jié)構(gòu)亦在本發(fā)明范圍內(nèi)。本發(fā)明亦可經(jīng)由軟件使用數(shù)字信號(hào)處理的系統(tǒng)而被具體化，且無(wú)實(shí)體電路組件。
要了解此處所敘述的實(shí)例及具體實(shí)施例僅為說(shuō)明用途且可清楚其各種修改及變化可由此處的意旨建議給熟知本技藝者且包括于此申請(qǐng)案的精神及意旨及權(quán)利要求內(nèi)。于此處引用的所有出版物、專利、及專利申請(qǐng)案全文并入此處做為參考。
權(quán)利要求
1.一種以近-50百分率工作周期執(zhí)行奇整數(shù)除法的電路，其包括一種分級(jí)串聯(lián)電路，其包括(2*N)+2時(shí)鐘延遲組件且自最后延遲組件的回饋被送至最初延遲組件的輸入且其中N為大于或等于2的整數(shù)；一種分享輸入時(shí)鐘，其被供應(yīng)至該延遲組件的每一個(gè)，且至少一個(gè)延遲組件的時(shí)鐘輸入被倒反；及一種功能，其合并該延遲組件的至少兩個(gè)之輸出以自該分享輸入時(shí)鐘產(chǎn)生除以奇整數(shù)信號(hào)。
2.根據(jù)權(quán)利要求第1項(xiàng)的裝置，其中該輸出包括該開(kāi)始延遲組件的輸出及其它延遲組件的輸出。
3.根據(jù)權(quán)利要求第1項(xiàng)的裝置，其中該輸出包括該開(kāi)始延遲組件的輸出及具倒反時(shí)鐘的該延遲組件之輸出。
4.根據(jù)權(quán)利要求第1項(xiàng)的裝置，其中該回饋為倒反的。
5.根據(jù)權(quán)利要求第1項(xiàng)的裝置，其中該功能為XOR功能。
6.根據(jù)權(quán)利要求第1項(xiàng)的裝置，其中該倒反的時(shí)鐘輸入被提供至中間延遲組件。
7.根據(jù)權(quán)利要求第1項(xiàng)的裝置，其更包括一種提供該延遲組件的每一個(gè)的共同重新設(shè)定之重新設(shè)定輸入。
8.一種提供使用一串延遲級(jí)具5或更大的奇整數(shù)除數(shù)的奇整數(shù)信號(hào)除法之方法，其包括提供第一組延遲級(jí)，該第一組接收來(lái)自最后一組延遲級(jí)的回饋；提供第二組延遲級(jí)，其包括N個(gè)成串延遲級(jí)，其中N為大于或等于2的正整數(shù)；提供具倒反時(shí)鐘輸入的中間組延遲級(jí)；提供N-1個(gè)延遲級(jí)的第四組；提供最后一組延遲級(jí)，其產(chǎn)生該回饋；合并該第一組的輸出及該中間組的輸出以產(chǎn)生所欲除法輸出；及提出一種輸入信號(hào)做為至該延遲級(jí)的共同時(shí)鐘。
9.根據(jù)權(quán)利要求第8項(xiàng)的方法，其中N被選擇為等于所欲被除整數(shù)的一半之整數(shù)結(jié)果。
10.根據(jù)權(quán)利要求第8項(xiàng)的方法，其中該回饋為倒反的。
11.根據(jù)權(quán)利要求第8項(xiàng)的方法，其更包括提供一種共同重新設(shè)定至該延遲級(jí)。
12.一種執(zhí)行具近-50百分率工作周期的奇整數(shù)除法之電路，其包括含時(shí)鐘延遲級(jí)的第一組，其接收來(lái)自最后一組延遲級(jí)的回饋輸出做為輸入；含兩個(gè)時(shí)鐘延遲級(jí)的第二組，每一個(gè)接收前一個(gè)級(jí)的輸出做為輸入；含時(shí)鐘延遲級(jí)的第三組，其接收前一個(gè)級(jí)的輸出做為輸入且具來(lái)自其它級(jí)的時(shí)鐘重新設(shè)定；含一個(gè)時(shí)鐘延遲級(jí)的第四組，其接收前一個(gè)級(jí)的輸出做為輸入；第五組包括一回饋延遲級(jí)，其輸出提供至該第一組；一合并器，合并至少該第一組的輸出及該第三組的輸出以產(chǎn)生參考信號(hào)的除法信號(hào)。
13.根據(jù)權(quán)利要求第12項(xiàng)的裝置，其更包括提供共同時(shí)鐘信號(hào)至每一個(gè)延遲級(jí)的第一路徑。
14.根據(jù)權(quán)利要求第12項(xiàng)的裝置，其更包括提供共同重新設(shè)定信號(hào)至每一個(gè)延遲級(jí)的第二路徑。
15.根據(jù)權(quán)利要求第12項(xiàng)的裝置，其中該合并器的輸出為施加于該第一路徑的輸入?yún)⒖夹盘?hào)之除以5周期信號(hào)。
16.根據(jù)權(quán)利要求第12項(xiàng)的裝置，其中更包括該第二組及該第四組的每一個(gè)包括一個(gè)額外時(shí)鐘延遲級(jí)及其中該合并器的輸出為施加于該第一路徑的輸入?yún)⒖夹盘?hào)之除以7周期信號(hào)。
17.根據(jù)權(quán)利要求第16項(xiàng)的裝置，其中更包括該第二組及該第四組的每一個(gè)包括一個(gè)額外時(shí)鐘延遲級(jí)及其中該合并器的輸出為施加于該第一路徑的輸入?yún)⒖夹盘?hào)之除以9周期信號(hào)。
18.根據(jù)權(quán)利要求第12項(xiàng)的裝置，其中該第三組具藉由倒反來(lái)自第一路徑的信號(hào)之時(shí)鐘重新設(shè)定。
19.根據(jù)權(quán)利要求第12項(xiàng)的裝置，其中該合并器提供一種XOR功能。
20.一種電子數(shù)據(jù)文件，其在數(shù)字媒介上記錄或傳輸，當(dāng)其被載至適當(dāng)構(gòu)形數(shù)字裝置時(shí)，會(huì)使該裝置根據(jù)本發(fā)明權(quán)利要求第8項(xiàng)的方法操作。
21.一種電子數(shù)據(jù)文件，其在數(shù)字媒介上記錄或傳輸，當(dāng)其被載至適當(dāng)構(gòu)形數(shù)字裝置時(shí)，會(huì)使該裝置具體化根據(jù)本發(fā)明權(quán)利要求第1項(xiàng)的系統(tǒng)。
全文摘要
本發(fā)明提供一種方法及\或電路，用以達(dá)成輸入?yún)⒖紩r(shí)鐘接近百分之五十工作周期之除以奇整數(shù)輸出。
文檔編號(hào)G06F7/68GK1478227SQ01819884
公開(kāi)日2004年2月25日 申請(qǐng)日期2001年11月13日 優(yōu)先權(quán)日2000年11月30日
發(fā)明者M·卡森, D·阮, M 卡森 申請(qǐng)人:因芬尼昂技術(shù)北美公司