專利名稱：并行端接總線系統(tǒng)的制作方法
背景技術：
本發(fā)明涉及一種用于操作計算機系統(tǒng)的裝置和技術。特別是，描述了用于控制并行端接總線上的輸出緩沖器驅動使能信號的各種裝置和技術。
圖1是雙向并行端接總線系統(tǒng)10的一個例子。驅動器12具有阻抗Zo，可以切實可行地將總線14上的一個信號驅動到接收器16。通過總線與電源供電電壓Vs之間的電阻器R1以及通過總線與地面之間的電阻器R2使總線14端接于每個接收器16、18。所以，當不由驅動器12驅動時，在中點電壓處對總線加偏壓。這種配置使總線上的信號的上升、下降時間對稱，這在信源同步的環(huán)境中是需要的。并行端接總線可以是單向的、雙向的或多向的。
通常以同步的方式來實現兩個實體的驅動器與接收器之間(例如，可能在分開的芯片上的處理器與存儲器設備之間)的任何數據交換。也就是說，芯片具有內部時鐘，這些內部時鐘彼此充分校正，以便可以在時鐘信號跳變時獲取數據。此外，可以用信源同步的方式實現數據交換，這意味著交換是基于來自時鐘信號的選通脈沖跳變，并與其對應的數據同步。
已制定了一種并行端接協議，用于確保在大的操作范圍中兩個或多個總線部件的正確的數據信號操作。并行端接協議也可以適用于在并行環(huán)境中驅動和接收數據的其他實體。在一項實施中，并行端接協議要求必須一直驅動信號，以避免信號浮動到未規(guī)定的邏輯電平。如果允許某些信號(例如，選通脈沖信號)浮動，則系統(tǒng)會變得不可靠。這種情況可能會使系統(tǒng)因數據傳輸錯誤而發(fā)生致命的功能性錯誤。為了避免發(fā)生這種情況，并行端接協議可以規(guī)定例如，被指定為默認總線主控裝置的總線部件將同步地為驅動截止點而定時，例如，使其在另一個總線部件將信號驅動到總線上時發(fā)生，以便返回總線主控裝置所請求的數據。并行端接協議也可以規(guī)定默認總線主控裝置將以信源同步的方式鎖存總線上的值，“接通”其驅動器，并且，當高速緩沖存儲器發(fā)送的應答的最后選通脈沖信號到達時，將被鎖存的值驅動回到總線上。
雖然可以容易地定義高速處理器系統(tǒng)的并行端接協議，但是，需要各種技術和裝置來在具有更清楚的信號跳變的更寬廣的操作頻率范圍中執(zhí)行該協議。
附圖簡述圖1是展示并行端接總線系統(tǒng)的簡化圖。
圖2是根據本發(fā)明的并行端接總線系統(tǒng)的簡化方框圖。
圖3是在零傳輸線路延遲環(huán)境中的后側總線(BSB)中心抽頭端接(CTT)協議讀取周期的時序圖。
圖4A是展示根據本發(fā)明的CTT截止和鎖回操(latch-back)作的時序圖。
圖4B是用于將信號驅動到BSB上的、根據本發(fā)明的一種系統(tǒng)的方框圖。
圖5是根據本發(fā)明的鎖回控制器的方框圖。
圖6是根據本發(fā)明的驅動使能電路的方框圖。
圖7是根據本發(fā)明的輸入/輸出緩沖器電路的方框圖。
圖8是CTT控制器的實施的示意圖。
圖9是選通脈沖發(fā)生電路的實施。
圖10和11展示了置位-復位優(yōu)先觸發(fā)器的實施。
圖12和13是輸入/輸出緩沖器控制電路和邏輯控制電路的實施的電路圖。
圖13展示了比例邏輯如何控制從“核心2焊盤(Core2pad)”和“感知焊盤(Sensedpad)”到“I02焊盤(I02Pad)”的數據流動。
詳細描述圖2是中心抽頭端接系統(tǒng)20的簡化方框圖，該系統(tǒng)包括經由并行端接總線24連接到第二個部件26的第一個部件22。第一個和第二個部件能夠將數據、控制、地址、選通脈沖和其他信號驅動到總線上，并把它們配置成可以捕捉各種數據信號。與第一個部件22或第二個部件26關聯的驅動器(未示出)在總線24上至少連續(xù)驅動選通脈沖信號。一般而言，當接收來自第一個部件的最后的選通脈沖信號時，第二個部件開始以信源同步的方式“接通”其驅動器。當預期數據或選通脈沖來自第二個部件時，將同步地“關斷”第一個部件的各個驅動器。
在一項實施中，第一個部件22可能是處理器，第二個部件26可能是高速緩沖存儲器，總線24可能是后側高速緩沖存儲器總線(BSB)?？梢园堰@些部件包括在單個的集成電路芯片上，這些部件也可以是位于不同芯片上的分開的部件。處理器和高速緩沖存儲器都包括用于將信號驅動到BSB上的驅動器和用于從BSB接收信號的接收器。但是，不言而喻，可以在不使用BSB的其他接口總線配置中執(zhí)行以下所述的新穎的過程和電路。此外，雖然以下所述的實施示例包括一個中心抽頭端接(CTT)總線，但是，可以采用任何類型的并行端接總線電路。此外，除非有其他注釋，否則，對驅動器的參考可以包括數據驅動器和選通脈沖驅動器。
接收器依靠BSB信號的完整性，以便當沒有發(fā)生選通脈沖信號跳變時，將不會對其加以檢測。如果允許選通脈沖信號在BSB上浮動，則可能會損害信號的完整性。然后，可能會發(fā)生一個致命的系統(tǒng)錯誤，這可能會要求重新啟動處理器，這是不希望發(fā)生的?？赡軙е逻x通脈沖信號浮動的一種環(huán)境是當有總線主控裝置變換時——被定義為當處理器停止驅動信號、高速緩沖存儲器開始驅動信號時，或反之亦然。例如，如果讓選通脈沖信號浮動到一個未確定的值，則位于接收器后的邏輯或電路可能會開始發(fā)生故障。即使接收器正不期望獲取數據，如果允許選通脈沖信號或任何其他的信號在BSB上浮動，則也會因為接收器中有很大的短路電流而浪費功率。
圖3是零傳輸線路延遲環(huán)境中處理器核心時鐘31與BSB選通脈沖信號的1∶1比例中的BSB、CTT協議讀取周期的定時圖30的說明性實施。該環(huán)境允許以忽略傳播延遲的理想化的方式來描述信號。為了容易理解，已在這里選擇了核心時鐘31與數據選通脈沖的1∶1比例，該比例指出切換速度實質上是同時的。應該理解，可以采用其他比例，在現實世界的操作中，比例可以有所不同，而線路延遲可能很明顯。
參考圖3中的事務示例，數據信號32和選通脈沖信號34是處理器與高速緩沖存儲器之間的雙向信號。有關數據信號32的高速緩沖存儲器的CTT協議規(guī)定選通脈沖信號34的2個時鐘周期的驅動前窗口36和驅動后窗口38。通過甚至在最高的可能操作頻率和在頻率的整個操作范圍中確保各個主控裝置之間的驅動重疊，將驅動前和驅動后的窗口設計成防止信號在主控裝置轉換期間在BSB上浮動。隨著頻率的提高，按照時鐘周期的傳輸線路延遲也增加了，這導致驅動重疊減少，并可能導致驅動重疊消失。如果驅動重疊消失，則選通脈沖信號可能會在BSB上浮動。會導致選通脈沖信號浮動的另一種可能的情況是當高速緩沖存儲器連續(xù)響應于有關具有間隔(這會產生來自第一個應答的驅動后信號和第二個應答的驅動前信號的非重疊狀況)的數據的請求時。應該識別這種情況，以便處理器將會驅動BSB上的一個信號，來防止選通脈沖信號浮動狀況。
CTT協議要求處理器或高速緩沖存儲器連續(xù)驅動BSB上的雙向數據信號32和選通脈沖信號34。當接收到特定事務的“最后的選通脈沖”信號時，處理器應該異步地(與選通脈沖是信源同步的)“接通”其驅動器?？梢詫ⅰ白詈蟮倪x通脈沖”信號定義為不由另一項事務的選通脈沖信號緊隨的一項事務的選通脈沖信號。下文將參考圖4來更加詳細地解釋這個概念。在圖3中，在37處描繪了最后的選通脈沖信號。當處理器接下來期望從高速緩沖存儲器接收數據和/或選通脈沖信號時，它應該同步地關斷其驅動器。這樣，應該使處理器的截止點同步地定時而發(fā)生在處理器期望在BSB上接收數據的最早時間處。雖然從理論上講，實現這一點看來很簡單，但是，在實際的系統(tǒng)操作狀況下，如果特定的選通脈沖信號邊緣是要求產生鎖回信號的“最后的選通脈沖”，則很難建立。在以下的討論中，把鎖回信號定義為從鎖回過程產生的信號，所述鎖回過程發(fā)生于當接收部件在總線上捕獲來自發(fā)送部件的值時，如果有要求的話，用于將其驅動回總線上。也可以使用所描述的技術來防止信號在單向總線或信號線路上浮動。
再次參考圖3，當首先“接通”系統(tǒng)時，處理器芯片將驅動雙向總線上的選通脈沖信號34和數據信號32。高速緩沖存儲器將驅動單向總線上的選通脈沖信號40。處理器知道何時根據高速緩沖存儲器選通脈沖信號40來從高速緩沖存儲器中捕捉數據41~44。這樣，在通電時，處理器驅動器和高速緩存驅動器發(fā)出選通脈沖信號，以便沒有關于浮動信號的問題。但是，當將要發(fā)生控制轉換時，在多數情況下必須小心，以保證信號不在總線上浮動。但是，也有不要求特殊處理的一些情況(例如，當最后的選通脈沖信號40到達時)，因為高速緩沖存儲器將會把那個信號驅動到電平并防止任何系統(tǒng)故障。在選通脈沖浮動的其他情況下，部件之一(例如，高速緩沖存儲器)可能能夠在進一步提出任何請求之前自身復位，這將會糾正由浮動信號引起的任何問題。
圖4A是定時圖50，展示了當進行兩種極端的操作(處理器以高頻率(在這個例子中是733兆赫(MHz))和低頻率(在這個例子中是1赫茲(Hz))讀取數據)時處理器和高速緩沖存儲器的CTT協議截止與鎖回操作信號。在高頻率操作的情況下，被標明為A1-A4和B1-B4的數據信號52后面跟隨在延遲54之后的被標明為C1-C4的數據信號56。與數據信號包括在一起的有配對的選通脈沖信號53和55，它們可能是差分信號(例如，一個是高電平有效，而另一個是當低電平時有效)，以提示系統(tǒng)的可靠性和性能。關于低頻操作，被標明為A1-A4和B1-B4的數據信號62后面跟隨在延遲64之后的標明為C1-C4的數據信號66。再次包括配對的選通脈沖信號63和65。時間間隔57是依據當以更高的頻率進行操作時的時鐘周期的額外傳輸線路延遲(在這個例子中大約是4個時鐘周期)，該更高頻率的計算公式是傳輸線路延遲除以核心時鐘時期。
時鐘信號70指出在低頻操作中，假設事務始于時鐘周期1，從請求高速緩沖存儲器讀取處理到數據信號62的第一個數據字節(jié)片A1到達處理器時花費了6個周期。這樣，數據信號62的高速緩存等待時間是6個周期。關于高頻操作，參考數據信號52，高速緩存等待時間是10個周期。所以，對于不同的操作頻率，高速緩存等待時間將有所不同；將在不同的時鐘周期期間接收數據。例如，通過比較各個頻率的連續(xù)讀取事務，可以在大致相同的時間(在時鐘周期14期間)接收數據信號62的最后的數據字節(jié)片B4和數據信號52的數據字節(jié)片A4。如果數據字節(jié)片C1~C4不存在，則在低頻操作的情況下，處理器應該在大約時鐘周期14處執(zhí)行鎖回操作；而在高頻操作的情況下，處理器應該在大約時鐘周期18處執(zhí)行鎖回操作。
各項事務之間的間隔也影響處理器是否應該執(zhí)行鎖回操作。例如，假設驅動前有兩個時鐘周期和驅動后有兩個時鐘周期，圖4A示出各個數據字節(jié)片之間的時間間隔54或64少于四(4)個時鐘周期，通常允許高速緩沖存儲器驅動前和驅動后選通脈沖信號有足夠的時間重疊，因此，不應該進行鎖回。由于數據字節(jié)片B4后的驅動后信號是兩個周期，數據字節(jié)片C1前的驅動前信號是兩個周期，所以，BSB上將總有一個重疊信號或一個已知的值。但是，可以由不同的高速緩存庫來處理兩個組，如果第一個高速緩存庫的響應比通常的或預期的響應快(由于制造偏差或因電壓偏差而產生的運行時間效應等)，而第二個高速緩存庫的響應比預期的響應慢，那么，將沒有重疊，處理器必須執(zhí)行鎖回操作，以防止選通脈沖信號在BSB上浮動。
驅動器截止與鎖回電路也必須能夠進行從極低的頻率(~0Hz)到處理器最快的操作頻率的操作。需要這項不取決于頻率的要求，以便允許在測試環(huán)境中平穩(wěn)地操縱集成電路，并確保部件在生產中發(fā)揮作用。通過確保在與高速緩沖存儲器響應相同的時鐘邊緣處(同步地)啟動處理器驅動器截止，來滿足這項要求。由于該響應取決于在不同的系統(tǒng)配置上可能不同的高速緩存等待時間，因此，可以通過包括被稱作“截止旋鈕”的一個旋鈕來引入某種靈活性。可以將旋鈕定義為用于在半導體芯片中設置控制值的一種調節(jié)機制。旋鈕可以是基于硬件的，也可以是基于軟件的，使用它來改變處理器集成電路芯片的行為。截止旋鈕可以與高速緩存等待時間旋鈕聯系，可切實可行地為快速或緩慢的高速緩沖存儲器響應時間進行調節(jié)。截止旋鈕較佳的是基于軟件的，一旦知道特定系統(tǒng)的高速緩存等待時間，就可以促進處理器的調節(jié)。系統(tǒng)可能有不同的旋鈕設置，以確保截止與鎖回操作中的不取決于頻率的、可全面配置的操作。可能需要多個旋鈕來控制不同信號的截止點。
圖4B是用于當要求時將信號驅動到BSB上的系統(tǒng)90的簡化方框圖。鎖回控制器電路100包括一個BSB截止信號輸入110和一個主復位輸入125，并進行操作，以便在線路146上生成到驅動使能電路150的一個鎖回脈沖。信號展寬電路92進行操作，以便將線路154上的一個被展寬的BSB截止信號輸入提供給驅動使能電路150(下文將參考圖6來對其加以解釋)，并在輸入/輸出緩沖器電路200的線路166上生成一個驅動使能信號。輸入/輸出電路200生成在輸入/輸出焊盤202上具有特定值的一個信號，用于驅動到BSB上；并包括一個核心2焊盤輸入線路218。核心2焊盤是將處理器核心連接到總線線路的線路。下文將參考圖5~7來描述鎖回控制器電路、驅動使能電路和輸入/輸出緩沖器電路的實施。
圖5是可以作為處理器的一部分來加以執(zhí)行的鎖回控制器電路100的實施的方框圖。鎖回控制器電路進行操作，對已經發(fā)出請求進行計數，并對所接收的應答進行計數；當這些計數相等時，它就發(fā)出鎖回指令。鎖回控制器包括一個同步BSB截止計數器電路102、兩個信源同步選通脈沖計數器電路120和130。BSB事務計數器電路102保持對所發(fā)出的處理器事務進行跟蹤，信源同步計數器電路120和130保持對于這些事務的已接收的高速緩沖存儲器應答進行跟蹤。
在本項實施中，BSB事務計數器電路102是兩位計數器，它包括第一個核心時鐘觸發(fā)的觸發(fā)器104和第二個核心時鐘觸發(fā)的觸發(fā)器106，每個觸發(fā)器具有數據、復位和使能輸入。在線路110上把BSB截止信號饋送到兩個觸發(fā)器，電路102進行操作，來計算截止信號的數量，并在線路112上把計數輸出到比較器電路114。在總線上啟動各項和每項事務之后一些時鐘數，截止信號由核心發(fā)送。每當核心識別出兩個事務組之間的距離大得足以發(fā)生鎖回時，也發(fā)送鎖回指示。可以把核心定義為半導體芯片處理器的實際邏輯電路。
再次參考圖5，兩位計數器電路120包括在選通脈沖上以信源同步的方式運行的兩個異步觸發(fā)器122和124。應該理解，可以利用包括除兩位計數器以外的多于或少于兩個觸發(fā)器的實施。在線路125上接收到主復位信號之后，電路120對每個選通脈沖的觸發(fā)反轉進行計數，并把計數輸入到兩位計數器電路130。電路130包括兩個異步復位觸發(fā)器132和134，它們產生線路138上的最后選通脈沖的一個計數，把該計數輸入到比較器114。把比較器114的輸出在線路140上被饋送到“與”電路145，“與”電路145也是連接到線路144的。參考圖4A和圖5兩圖，如果線路112上的截止信號(所發(fā)出的事務)的計數等于線路138上的最后選通脈沖計數(所接收的應答的計數)，則線路140上的信號允許邊緣信號144在線路146上傳播。在一組完整的選通脈沖的最后邊緣之前的邊緣上計算線路141上的最后的選通脈沖信號，進行該計算是為了確保鎖回脈沖發(fā)生的速度。線路140上的信號是穩(wěn)定的，因為當從核心接收到鎖回指示時，使電路102鎖定或凍結。所以，邊緣信號144通過脈沖發(fā)生器電路142(它使用選通脈沖作為輸入143)的應答在高速緩沖存儲器的最后選通脈沖邊緣處產生。除了當將要執(zhí)行鎖回時以外，輸出146多數時間是零(接地)。線路140上的活動信號表示所發(fā)出的事務的數量與所接收的應答的數量相等。當發(fā)生這種情況時，由處理器在BSB上執(zhí)行鎖回。在曾導致鎖回發(fā)生的事務后的應答期間，再次使計數復位。如此進行，以致執(zhí)行隨后的務務的鎖回也是行得通的。
如果可以在發(fā)生突出事務的鎖回之前發(fā)出事務，則可能需要多個截止計數器電路(102)。這樣，當正在利用至少一個計數器來轉移數據時，就跟蹤突出的高速緩沖存儲器事務。例如，如果使用兩個計數器電路，則每當核心發(fā)送一個同步鎖回指示170(圖4A)時，兩個計數器將會交替，老的計數器指示112凍結其值，而新的計數器指示113使其自身復位并使它自己能夠對截止信號計數。當在BSB上把數據從高速緩沖存儲器轉移到處理器時，利用信源同步計數器電路120來跟蹤事務。當同步計數器和信源同步計數器相匹配時，在BSB上驅動一個信號，以確保不允許信號浮動。這樣，隨著事務返回數據，只有當同步計數器和信源同步計數器相匹配時，才執(zhí)行鎖回，并且，鎖回控制器在輸入選通脈沖信號的最后邊緣上發(fā)出一個鎖回脈沖(L-B脈沖)。
圖6是驅動使能電路150的方框圖。當復位信號是高電平時，異步復位-置位觸發(fā)器156進行操作，以產生零輸出或低電平輸出；當置位信號是高電平時，則產生1輸出或高電平輸出。復位-置位觸發(fā)器156也用作優(yōu)先觸發(fā)器，如果復位信號和置位信號同時都為高電平時，產生零輸出或低電平輸出。線路166上的驅動使能輸出(也見圖4A)判定處理器是否驅動BSB上的信號。驅動使能電路150接收線路146上的鎖回脈沖和線路154上的同步截止指示信號，用于“關斷”選通脈沖和/或數據驅動使能信號。把在線路110上輸入到圖5中的BSB選通脈沖計數器電路102的相同的BSB截止信號輸入到線路154上，并把每個周期展寬成到3個周期的持續(xù)期，以確保即使在與復位指示基本上相同的時間同時發(fā)生置位的指示之后，BSB也是截止的。把異步置位-復位鎖存器156連接到“或”電路158，“或”電路158也連接到通過“或”電路160的鎖回脈沖。把經倒相的展寬和鎖存的BSB截止信號與“或”電路158的輸出165一起在線路162上輸入到“與”電路164。
要求圖6中的驅動使能電路150的復雜度，因為有一些情況當似乎應該執(zhí)行鎖回時，截止指示卻及時到達來加以阻止。此外，驅動使能電路確保BSB不會因為包括一個不足夠的驅動重疊的高速緩沖存儲器應答而浮動。后一種情況可能會發(fā)生，例如，如果第一個和第二個高速緩沖存儲器芯片的每一個應答數據的兩個連續(xù)的要求(庫切換)，而選通脈沖信號沒有重疊，則產生一個鎖回脈沖，并且應該導致接通驅動使能至少暫時接通驅動使能，以防止信號在BSB上浮動。截止脈沖應該比鎖回脈沖優(yōu)先，以便經過發(fā)出處理之后的特定數量的時鐘沒有驅動到BSB的信號。在庫切換的情況下，第二項事務的截止確保在接收第二個應答之前關斷處理器。同樣，如果同時發(fā)生鎖回指示和截止指示，則截止脈沖應該優(yōu)先。驅動使能電路150確保截止指示比鎖回指示優(yōu)先，即使當高速緩沖存儲器驅動前信號和驅動后信號沒有重疊時，也允許處理器可以對于極短的時間間隔驅動信號。所以，驅動使能電路處理可能發(fā)生在系統(tǒng)操作期間的情況，其中，產生明顯對立的信號。
圖7是輸入/輸出緩沖器電路200的方框圖，展示了如何使用鎖回脈沖和驅動使能信號來確保BSB正確運作。當高速緩沖存儲器停止驅動、處理器應該在沒有進一步事務的情況下開始驅動時，應該使用這個時候(高速緩沖存儲器正在驅動它)在總線上的值。電路200進行操作，來捕捉有此用途的那個值。
參考圖7，焊盤202表示將處理器連接到高速緩沖存儲器的實際的導線。這樣，對該點處將出現來自高速緩沖存儲器的最后信號的值，并將該值放置在緩沖器204中，把緩沖器204連接到鎖存器206、208。從圖5中的鎖回控制器電路100輸出在線路146上的鎖回信號作為觸發(fā)鎖存器206和208的時鐘。這樣，當發(fā)出鎖回脈沖信號時，就將202處的信號的值鎖存入I02焊盤212。然后，當線路230上的驅動使能信號接通時，緩沖器214將把信號值驅動到202上(它從線路166上的驅動使能信號(圖6中的驅動使能電路150的輸出)中產生)。多路復用器216進行操作，迅速將信號驅動到線路230上，表示驅動使能在要求時“接通”緩沖器214。根據多種可能發(fā)生的系統(tǒng)狀況來預先產生到多路復用器電路的、在線路217和219上的輸入，以保證只有當要求時，驅動信號才會出現而“接通”緩沖器214。從轉換邏輯電路(對應于所有可能的輸入變量和輸出變更)產生的線路217和219上的預先生成的輸入信號，以便使線路166上的驅動使能信號是試驗(多路復用器控制)信號，驅動使能信號不必通過一個大的邏輯錐區(qū)而傳播。這項功能可能要求增加硬件，來模仿每種可能的信號狀況，但是，為了提供所需的速度以確保最快的、可達到的BSB操作同時確保在多種狀況下正確操作，這項花費是值得的。所以，處理器將經由焊盤202來驅動BSB上的信號，該信號與當要求時高速緩沖存儲器曾一直驅動的信號有相同的值。
除了按上述方式來進行操作外，圖7可以進行操作，將在線路218上呈現的一個核心2焊盤信號驅動而輸出到焊盤202上。線路218源自用于數據寫入的芯片核心，并把它連接到鎖存器220和222。由核心時鐘作為時鐘觸發(fā)鎖存器220，由“與”電路224的輸出作為時鐘觸發(fā)鎖存器222。“與”電路具有“捕捉使能”輸入226和時鐘輸入228。“捕捉使能”輸入226由處理器來控制，并進行操作，只有當線路226上有驅動使能信號時(只有當處理器想要寫入數據時，才會發(fā)生這種情況)，才將線路218上的核心2焊盤信號的值發(fā)送到I02焊盤212，從而可防止將值寫到I02焊盤上的任何競爭。這樣，只有當需要時，才將被捕捉的最后值驅動而輸出到BSB上?？傊?，當發(fā)生鎖回時，在I02焊盤節(jié)點212中對BSB上的當前值進行取樣，并驅動它而輸出。當BSB想驅動而輸出選通脈沖和/或數據時，它通過核心2焊盤218到I02焊盤212的路徑進行。被仔細控制的捕捉“使能”信號確保在I02焊盤總線節(jié)點中沒有發(fā)生競爭。
圖8是以上參考圖5和圖6而描述的鎖回控制器電路和驅動使能發(fā)生電路的實施的CTT控制器示意圖。圖9是選通脈沖發(fā)生電路的實施。圖10和圖11展示了置位-復位優(yōu)先觸發(fā)器的實施。圖12和圖13是輸入/輸出緩沖器控制電路和邏輯控制電路的實施的電路圖。圖13展示了比例邏輯如何控制從“核心2焊盤”和“感知焊盤”到“I02焊盤”的數據流動。
所描述的各種技術如此“接通”和“關斷”處理器驅動使能，以確保不讓BSB上的選通脈沖信號和/或數據信號浮動。根據本發(fā)明的各項技術和電路實施也大大減少了將驅動和接收信號的各種實體連接在一起的總線中的符號間干擾(ISI)的發(fā)生。
將會理解，已描述了本發(fā)明的某些實施，但其他的各個方面、優(yōu)點和修改在以下的如權利要求的范圍內。
權利要求
1.一種方法，其特征在于，包括在并行端接總線上，在第一個部件與第二個部件之間轉移數據；利用至少一個同步計數器來跟蹤從第一個部件到第二個部件的突出的數據要求；利用信源同步計數器來跟蹤來自第二個部件的突出的數據應答；以及，當同步計數器和信源同步計數器相匹配時，驅動并行端接總線上的一個信號。
2.如權利要求1所述的方法，其特征在于，還包括在由并行端接總線上的核心開始每項事務之后，在置位數量的時鐘周期后發(fā)送截止信號。
3.如權利要求1所述的方法，其特征在于，還包括執(zhí)行鎖回操作，以防止并行端接總線浮動。
4.如權利要求3所述的方法，其特征在于，當核心識別出兩個事務組的驅動后信號與驅動前信號之間沒有重疊時，發(fā)生鎖回操作。
5.如權利要求3所述的方法，其特征在于，當各個事務組之間的間隔大于預定數量的周期時，發(fā)生鎖回操作。
6.如權利要求5所述的方法，其特征在于，周期的預定數量是驅動前周期和驅動后周期的數量的函數。
7.如權利要求3所述的方法，其特征在于，當接收到鎖回指示時，不再跟蹤應答。
8.如權利要求1所述的方法，其特征在于，還包括在要求鎖回操作的情況下，捕捉在并行端接總線上呈現的最后的值。
9.如權利要求1所述的方法，其特征在于，還包括使用旋鈕來調節(jié)處理器驅動操作。
10.如權利要求9所述的方法，其特征在于，使用旋鈕來調節(jié)處理器驅動截止操作和處理器驅動鎖回操作中的至少一項操作。
11.如權利要求1所述的方法，其特征在于，還包括當總線部件識別出兩個處理組的驅動后信號與驅動前信號之間將沒有重疊時，執(zhí)行鎖回操作。
12.如權利要求1所述的方法，其特征在于，還包括當各個事務組之間的間隔大于四個時鐘周期時，執(zhí)行鎖回操作。
13.用于操作計算機系統(tǒng)的一種方法，其特征在于，包括在并行端接總線上，在處理器與高速緩沖存儲器之間轉移數據；利用至少一個同步計數器來跟蹤從處理器到高速緩沖存儲器的數據請求；利用信源同步計數器來跟蹤來自高速緩沖存儲器的數據應答；以及，當同步計數器和信源同步計數器相匹配時，驅動并行端接總線上的一個信號。
14.如權利要求13所述的方法，其特征在于，還包括在開始每項事務后的置位數量的時鐘周期之后，發(fā)送來自處理器的截止信號。
15.如權利要求13所述的方法，其特征在于，還包括執(zhí)行鎖回操作，以防止總線浮動。
16.如權利要求15所述的方法，其特征在于，當處理器識別出兩個事務組的驅動后信號與驅動前信號之間將沒有重疊時，執(zhí)行鎖回操作。
17.如權利要求15所述的方法，其特征在于，當各項事務之間的間隔大于預定數量的時鐘周期時，發(fā)生鎖回操作。
18.如權利要求17所述的方法，其特征在于，時鐘周期的預定數量是驅動前綴周期和驅動后綴周期的數量的函數。
19.如權利要求15所述的方法，其特征在于，當接收到鎖回指示時，不再跟蹤應答。
20.如權利要求13所述的方法，其特征在于，還包括在要求鎖回操作的情況下，捕捉在總線上呈現的最后的值。
21.如權利要求13所述的方法，其特征在于，還包括使用旋鈕來調節(jié)與系統(tǒng)性能有關聯的控制值。
22.如權利要求21所述的方法，其特征在于，旋鈕包括截止旋鈕和鎖回旋鈕中的至少一個旋鈕。
23.如權利要求13所述的方法，其特征在于，還包括當處理器識別出兩個事務組的驅動后信號與驅動前信號之間將沒有重疊時，執(zhí)行鎖回操作。
24.如權利要求13所述的方法，其特征在于，還包括當從處理器核心接收到鎖回指示時，停止跟蹤應答。
25.一種并行端接系統(tǒng)，其特征在于，包括第一個部件；第二個部件；以及將第一個部件耦合到第二個部件的一個并行端接總線，其中，第一個部件和第二個部件能夠將數據、控制、地址、選通脈沖和其他信號驅動到總線上；其中，至少一個部件至少將選通脈沖信號連續(xù)驅動到總線上，以確保信號將不會浮動。
26.如權利要求25其特征在于，所述的電路，其特征在于，至少一個部件包括一個鎖回控制器；連接到鎖回控制器的一個驅動使能電路；以及，連接到驅動使能電路和總線的一個輸入/輸出緩沖器電路，用于當要求時將信號驅動到總線上。
27.如權利要求26所述的系統(tǒng)，其特征在于，鎖回控制器還包括用于跟蹤第一個部件事務的至少一個同步選通脈沖計數器；用于跟蹤突出的第二個部件應答的第一個和第二個信源同步計數器電路；連接到信源同步選通脈沖計數器及第一個和第二個同步計數器電路的比較器電路；以及，連接到比較器的輸出和第一個同步計數器電路的輸出的一個“與”電路，用于產生一個鎖回脈沖。
28.如權利要求26所述的系統(tǒng)，其特征在于，驅動使能電路包括一個異步復位-置位優(yōu)先觸發(fā)器。
29.如權利要求26所述的系統(tǒng)，其特征在于，輸入/輸出緩沖器電路包括連接到驅動使能電路的一個多路復用器電路；以及，多個緩沖器，用于存儲和釋放出現在總線上的一個值或根據來自處理器核心的指令的另一個值。
30.一種用于基于處理器的系統(tǒng)的電路，其特征在于包括一個鎖回控制器；連接到該鎖回控制器的一個驅動使能電路；以及，連接到驅動使能電路和并行端接總線的一個輸入/輸出緩沖器電路，用于當要求確保信號不會在總線上浮動時，將信號驅動到總線上。
31.如權利要求30所述的系統(tǒng)，其特征在于，鎖回控制器包括用于跟蹤處理器事務的至少一個同步選通脈沖計數器；用于跟蹤突出的高速緩沖存儲器應答的第一個和第二個信源同步計數器電路；連接到信源同步選通脈沖計數器及第一個和第二個同步計數器電路的一個比較器電路；以及，連接到比較器的輸出和第一個同步計數器電路的輸出的一個“與”電路，用于產生一個鎖回脈沖。
32.如權利要求30所述的系統(tǒng)，其特征在于，驅動使能電路包括一個異步復位-置位優(yōu)先觸發(fā)器。
33.如權利要求30所述的系統(tǒng)，其特征在于，輸入/輸出緩沖器電路包括連接到驅動使能電路的一個多路復用器電路；以及，多個緩沖器，用于存儲和釋放出現在總線上的一個值或根據來自處理器核心的指令的另一個值。
全文摘要
描述了一種系統(tǒng)和方法，用于控制并行端接總線上的輸出緩沖器驅動使能信號。該方法包括在第一個部件與第二個部件之間轉移數據；利用至少一個同步計數器來跟蹤來自第一個部件的突出的數據要求；利用信源同步計數器來跟蹤來自第二個部件的突出的數據應答；以及，當同步計數器和信源同步計數器相匹配時，驅動并行端接總線上的一個信號。
文檔編號G06F13/40GK1451120SQ01807695
公開日2003年10月22日 申請日期2001年3月14日 優(yōu)先權日2000年3月30日
發(fā)明者H·穆爾約諾, A·伊爾克巴哈爾, P·M·羅德里格斯 申請人:英特爾公司