專利名稱：在處理器之間同步傳輸數(shù)據(jù)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在至少兩個處理器之間同步傳輸數(shù)據(jù)的方法，其中一個第一處理器對一個第二處理器的存取是通過一個二進(jìn)制存取信號指示的，該存取信號為進(jìn)行存取的指示，從一個用于所述存取處理器的時鐘信號的時鐘周期的第一狀態(tài)轉(zhuǎn)換到一個第二狀態(tài)，即存取狀態(tài)。通過所述第二處理器的一個時鐘信號的掃描脈沖波前緣對所述存取信號進(jìn)行掃描，識別出所述存取狀態(tài)后，從第二處理器出發(fā)執(zhí)行對應(yīng)于存取方式所必需的操作，并且在所述第二處理器對操作執(zhí)行完畢后，通過一個二進(jìn)制確認(rèn)信號，向所述存取處理器指示該操作，所述確認(rèn)信號從一個用于特定時間長度的第一狀態(tài)轉(zhuǎn)換到一個第二狀態(tài)，即確認(rèn)狀態(tài)，其中的確認(rèn)信號通過所述存取處理器對時鐘信號的掃描脈沖波前緣進(jìn)行掃描，并且在識別出所述確認(rèn)狀態(tài)后結(jié)束存取。
這樣一種由具有不同時鐘頻率處理器組成的電路例如用在本申請人的電子式數(shù)字選擇系統(tǒng)(“EWSD”)中的所謂矩陣控制器組件上。所述EWSD被分成不同的子系統(tǒng)，其中最重要的子系統(tǒng)如下(參見“遠(yuǎn)程通信技術(shù)”，Otfried Georg，施普林格出版社1996，317至318頁，以及“數(shù)字中繼系統(tǒng)EWSD”，Langner K．，Bevier W．，2／3，93，德國遠(yuǎn)程通信教材46∶48-60／110-125)·所謂的數(shù)字用戶單元(DLU“數(shù)字用戶線設(shè)備”)，·用于連接用戶線路和連接線路的接口組(LTG“線路／中繼線群”)，·所謂的數(shù)字耦合網(wǎng)(SN，“交換網(wǎng)絡(luò)”)用于連接的建立，·用于控制中央信號發(fā)送通道網(wǎng)絡(luò)的功能單元(CCNC“共用通道信號網(wǎng)絡(luò)控制”)，以及·一個配位處理器(CP，“配位處理器”)，用于流量引導(dǎo)，分區(qū)，備份切換等，屬于CP的還有用于操作和維護(hù)的本地裝置。
所述矩陣控制器組件是數(shù)字耦合網(wǎng)的中心組成部分。該組件的主要任務(wù)是，通過一個具有8192MHz時鐘頻率的HDLC線路(“高級數(shù)據(jù)鏈路控制規(guī)程”)對來自／通向一個所謂通信分線器的命令進(jìn)行處理，在對所述通信分線器的參考時鐘進(jìn)行監(jiān)視以及在對由8個矩陣模塊組件MATM的控制中，采用具有2048MHz時鐘頻率的HDLC線路。所以矩陣模塊控制器組件用于將這8個矩陣模塊組件組成的耦合矩陣連接到EWSD中繼站的控制裝置上，其中通過所述耦合矩陣實現(xiàn)用戶連接的接通。
迄今為止，為實現(xiàn)矩陣控制器組件的任務(wù)，例如為實現(xiàn)HDLC接口，采用一種由一個處理器以及由一個與HDLC接口數(shù)量相等的HDLC控制器器件組成的組件。
與此相比，所述矩陣控制器組件例如使用了一個具有50MHz時鐘頻率以及兩個分別具有25MHz時鐘頻率的處理器組成的組件，其優(yōu)點是所述HDLC接口的實現(xiàn)方式簡單、成本低。較高時鐘頻率處理器通過HDLC接口以8192MHz與通信分線器相連，所述兩個較低時鐘頻率處理器分別具有4個2048MHz的HDLC接口，通過該接口可與所述矩陣模塊器件相連。
在具有不同主頻處理器的協(xié)同工作中，當(dāng)然會產(chǎn)生問題，當(dāng)較高時鐘頻率處理器進(jìn)行一次存取時，例如一次在較低時鐘頻率處理器的寄存器中進(jìn)行寫／讀取時，由于時鐘頻率不同的緣故，較低時鐘頻率的處理器不能識別進(jìn)行存取操作的處理器的存取信號的存取狀態(tài)，所以不能產(chǎn)生動作。
本發(fā)明的任務(wù)是，提供一種方法，使得具有不同時鐘頻率處理器之間的通信能夠同步實現(xiàn)。
以上任務(wù)通過本發(fā)明所述方法得到解決，該方法的特征是，對一個具有較高時鐘頻率的第一處理器進(jìn)行存取時，通過一個匹配邏輯電路，從所述存取處理器的至少一個輸出信號中產(chǎn)生一個新的二進(jìn)制存取信號，用于具有較低時鐘頻率的第二處理器，該處理器的信號波形的構(gòu)成方式是，其存取狀態(tài)位于第二處理器的時鐘信號的至少一個掃描脈沖波前緣的范圍內(nèi)。
通過本發(fā)明所述方法產(chǎn)生了一個新的存取信號，其中的信號波形構(gòu)成方式是，所述存取狀態(tài)位于被執(zhí)行存取操作的處理器的一個掃描脈沖波前緣的范圍內(nèi)。所述具有較低時鐘頻率的處理器可發(fā)生動作，并且在不同時鐘頻率處理器之間可建立通信和數(shù)據(jù)交換。
在一種有利的方法中，使用了一個匹配邏輯電路，它由至少一個可邏輯編程的器件構(gòu)成。采用這樣一種可邏輯編程的器件，例如PLD(“可編程邏輯器件”)或者EPLD(“可擦寫可編程邏輯器件”)，可實現(xiàn)所述矩陣控制器組件的緊湊設(shè)計結(jié)構(gòu)以及降低這種組件的制造成本。
在一種經(jīng)過試驗的方法中，所述新的存取信號是從所述存取處理器的一個二進(jìn)制芯片選擇信號中產(chǎn)生的，該信號在存取時從一個用于至少所有存取時間的一個第一狀態(tài)轉(zhuǎn)換到一個第二狀態(tài)。通過使用芯片選擇信號可將實現(xiàn)開銷維持在相對較小的程度上。
這樣便能夠通過第二處理器的時鐘信號可靠地識別出存取狀態(tài)，所述新的存取信號具有一個存取時間，它相對于初始存取信號進(jìn)行了延時，使存取狀態(tài)至少位于第二處理器的時鐘信號的一個上升脈沖波前緣的范圍內(nèi)。
此外，所述新的存取信號是在考慮了第二處理器的時鐘信號的情況下產(chǎn)生的，其中的存取時間至少等于第二處理器的時鐘的周期。
為了可靠地識別出存取狀態(tài)，一種有利的方案是，從所述新的存取信號的第一狀態(tài)轉(zhuǎn)換到存取狀態(tài)時，相對于初始存取信號發(fā)生時間延遲，使所述存取狀態(tài)位于第二處理器的時鐘信號的一個掃描脈沖波前緣的范圍內(nèi)。
另外，在一個基本上實用的方法中，至少在具有較高時鐘頻率的處理器向具有較低時鐘頻率的處理器進(jìn)行寫入存取的情況中，通過所述匹配邏輯電路，從所述初始確認(rèn)信號中產(chǎn)生一個新的二進(jìn)制確認(rèn)信號，其中其確認(rèn)狀態(tài)的起點相對于初始確認(rèn)狀態(tài)的起點產(chǎn)生時間延遲，使得第一處理器的時鐘信號的一個較遲的掃描脈沖波前緣作為初始確認(rèn)狀態(tài)的確認(rèn)狀態(tài)起點后面的第一個掃描脈沖波前緣位于新的確認(rèn)信號的確認(rèn)狀態(tài)范圍內(nèi)。所述確認(rèn)狀態(tài)的延遲由于以下原因是必要的，具有較低時鐘頻率的處理器例如要將數(shù)據(jù)寫入其寄存器之一中時，將在一條總線內(nèi)產(chǎn)生一定的持續(xù)時間，所述總線將處理器相互連接在一起，所以使用初始確認(rèn)信號將無法保證以上操作。
根據(jù)一個具體的方法，所述新的確認(rèn)信號的確認(rèn)狀態(tài)和初始確認(rèn)信號的確認(rèn)狀態(tài)相比，滯后一個周期接入，該周期是具有較低時鐘頻率的處理器的時鐘信號的時鐘周期。
下面對照附圖所示的有利的實施例對本發(fā)明作進(jìn)一步的說明，但該實施例并不對本發(fā)明構(gòu)成限制。


圖1表示由三個處理器組成的矩陣控制器組件的示意圖，圖2表示一個初始存取信號和一個新產(chǎn)生的存取信號的信號波形圖，圖3表示一個初始確認(rèn)信號和一個新產(chǎn)生的確認(rèn)信號的信號波形圖，圖4表示一個新的存取信號的發(fā)生電路，圖5表示一個在具有較高時鐘頻率的處理器方向上的新的存取信號的發(fā)生電路，圖6表示一個用于進(jìn)行確認(rèn)信號的方向轉(zhuǎn)換的電路。
圖1表示一個矩陣控制器組件MAT，它由三個處理器PQC，QC1、QC2組成。所述處理器PQC在所述實施例中的時鐘頻率fpq為49，152MHz，兩個處理器QC1、QC2的半頻時鐘頻率fqq為24，576MHz。所述處理器PQC具有一個時鐘頻率為8，192MHz的HDLC接口，每個處理器QC1、QC2具有4個時鐘頻率為2，048MHz的HDLC接口。所述處理器PQC的時鐘信號tpq和處理器QC1、QC2的時鐘信號tqq在圖2和圖3中是作為時間t的函數(shù)表示的。具有較高時鐘頻率的處理器PQC一方面與兩個具有較低時鐘頻率的處理器QC1、QC2有直接的電氣連接，另一方面它與兩個處理器QC1、QC2還通過一個可邏輯編程的器件LGK實現(xiàn)電氣連接。所述處理器PQC，QC1、QC2還與一個共用的存儲器RAM相連。一個較低時鐘頻率的處理器QC1、QC2當(dāng)然可以僅在以下情況中對所述共用存儲器范圍RAM進(jìn)行存取，如果它作為主處理器使用，而較高時鐘頻率的處理器PQC作為從處理器使用。最后還有一個總線判定器ARB，它用于確認(rèn)哪個處理器可對共用數(shù)據(jù)總線BUS擁有存取權(quán)。
一個處理器對另一個處理器的存取是通過一個存取信號指示的，該信號是采用掃描脈沖波前緣掃描的，例如所述被存取存儲器的時鐘信號的上升前沿。該情況適用于具有較高時鐘頻率的處理器PQC對一個具有較低時鐘頻率的處理器QC1、QC2的存取，見圖2所示。在處理器PQC的一次存取中，它用一個二進(jìn)制存取信號trs指示該存取，其方式是，所述存取信號trs在一個用于處理器PQC的時鐘信號tpq的一個時鐘周期持續(xù)時間Tpq內(nèi)從二進(jìn)制狀態(tài)trs’轉(zhuǎn)換到一個存取狀態(tài)trs’’。該存取信號trs是由處理器QC1、QC2存取的，而且通過其時鐘信號tqq的上升前沿f11-f13掃描。如圖2所示，時鐘信號tqq的第一上升前沿f12在進(jìn)入存取狀態(tài)trs’’之后，在時間上當(dāng)然已經(jīng)重新處在該存取狀態(tài)trs’’之外，所以處理器QC1、QC2不會觸發(fā)動作，也不會執(zhí)行相應(yīng)的存取操作。
根據(jù)本發(fā)明，這種狀況的補(bǔ)救方法是，產(chǎn)生一個新的二進(jìn)制存取信號trs*，其時間曲線的構(gòu)成是，它的存取狀態(tài)trs*’’處在時鐘信號tqq的一個上升前沿f12的范圍內(nèi)。其中在所示的實施例中，新的存取信號trs*的性質(zhì)是，一方面所述存取狀態(tài)trs*’’的起點，即從一個第一狀態(tài)trs*’轉(zhuǎn)換到一個第二存取狀態(tài)trs*’’的過程相對于初始存取信號trs的存取狀態(tài)trs’’的起點延遲到待存取處理器PQC的脈沖信號tpq的下一個上升前沿。另一方面，存取狀態(tài)trs*’’延長到具有較低時鐘頻率處理器QC1、QC2的時鐘信號tqq的時鐘周期持續(xù)時間Tqq，這在所示實施例中等于待存取處理器PQC的時鐘信號tpq的一個時鐘周期的兩倍時間。所以所述存取狀態(tài)trs*’’在圖中的實施例中以一個被存取處理器QC1、QC2的時鐘信號tqq的上升前沿對稱構(gòu)成。
所述新的存取信號trs*在原則上可從初始信號trs中產(chǎn)生，但是更簡單的產(chǎn)生方式是，它從一個芯片選擇信號csl中產(chǎn)生。對應(yīng)于可由處理器尋址的地址范圍，對該范圍中的每一個均存在一個芯片選擇信號csl，其中處理器PQC對該范圍之一的存取可通過存取信號指示，而且對應(yīng)的芯片選擇信號csl也從一個第一，即高電頻狀態(tài)轉(zhuǎn)換到一個第二，即低電頻狀態(tài)，在該狀態(tài)中至少保持全部存取的時間。從所述芯片選擇信號csl中產(chǎn)生新的存取信號trs*的一種可能的電路見以下關(guān)于圖4的簡要說明。
處理器QC1、QC2通過存取信號trs*的掃描識別出對其進(jìn)行存取后，它將根據(jù)存取執(zhí)行相應(yīng)的操作。在讀取中，它將所要求的數(shù)據(jù)放到數(shù)據(jù)總線BUS上，數(shù)據(jù)在此處由進(jìn)行存取的處理器PQC讀出。在寫入中，需要寫入處理器QC1、QC2中的數(shù)據(jù)從存取處理器PQC放到數(shù)據(jù)總線上，并且從該處由處理器QC1、QC2寫入其寄存器。
當(dāng)相應(yīng)的操作由處理器QC1、QC2執(zhí)行完畢后，該過程通過一個確認(rèn)信號tas指示給存取處理器PQC，其中所述確認(rèn)信號tas從一個用于特定時間長度的第一狀態(tài)tas’轉(zhuǎn)換到一個第二狀態(tài)，即確認(rèn)狀態(tài)tas’’，所述特定時間長度至少是具有較高時鐘頻率處理器PQC執(zhí)行的存取操作的終點。所述確認(rèn)信號tas被存取處理器PQC通過掃描脈沖波前緣進(jìn)行掃描，在所示實施例中采用其時鐘信號tpq的上升前沿ff1-ff7掃描，并且當(dāng)處理器PQC識別出所述確認(rèn)狀態(tài)tas’’以及一個上升前沿ff4后，將結(jié)束對處理器QC1、QC2的存取，并在寫入的情況中將數(shù)據(jù)D從數(shù)據(jù)總線中取走。
此時具有較低時鐘頻率的處理器QC1、QC2利用數(shù)據(jù)D在數(shù)據(jù)總線BUS上的某種保持時間Tho內(nèi)將數(shù)據(jù)寫入寄存器，相對于本實施例中初始確認(rèn)信號的前沿，該保持時間在所使用的處理器中約為5至15納秒。對于保持時間Tho的這種要求是不能用初始確認(rèn)信號tas滿足的，并且數(shù)據(jù)D從處理器PQC過早地自數(shù)據(jù)總線BUS向處理器QC1、QC2轉(zhuǎn)移。此處應(yīng)當(dāng)指出的是，圖中特別是圖2和圖3表示的情況只是純粹定性表示了原理狀況，從圖中并不能得出定量的結(jié)論。
為了滿足對保持時間Tho的要求，通過可邏輯編程的器件LGK，從初始確認(rèn)信號tas中產(chǎn)生一個新的二進(jìn)制確認(rèn)信號tas*，此時進(jìn)入確認(rèn)狀態(tài)tas*’’，即從第一狀態(tài)tas*’進(jìn)入確認(rèn)狀態(tài)tas*’’時產(chǎn)生時間延遲，所以確認(rèn)狀態(tài)tas*’’處在一個較遲的脈沖波前緣ff6的范圍內(nèi)，它遲于處理器PQC的脈沖信號tpq的第一上升前沿ff4的初始存取狀態(tài)tas’’的起點。在所示的時鐘信號tas*的信號波形圖中，所述新的確認(rèn)信號tas*的確認(rèn)狀態(tài)tas*’’遲于具有較低時鐘頻率的處理器QC1、QC2的時鐘信號tqq的時鐘周期持續(xù)時間Tqq，晚于初始確認(rèn)信號tas的確認(rèn)狀態(tài)tas’’進(jìn)入。圖5描述了一種可能的相關(guān)電路。
在圖4中表示出具有較高時鐘頻率的處理器PQC的來自一個芯片選擇信號csl的新的存取信號trs*的發(fā)生電路。所述芯片選擇信號csl經(jīng)一個倒相器INV與D-觸發(fā)器FF1的時鐘輸入端相連，從而使觸發(fā)器得到信號csl的下降后沿脈沖。所述觸發(fā)器FF1的D-輸入端接地。所述觸發(fā)器FF1的Q-輸出端與另一個D-觸發(fā)器FF2的D-輸入端相連。具有較高時鐘頻率的處理器PQC的時鐘信號tpq加在第二觸發(fā)器FF2的時鐘輸入端，其中的信號路徑具有一個器件GLO，它的功能是使時鐘信號tpq以盡可能小的器件內(nèi)部信號運行時間與時鐘輸出端相連。此外，具有較低時鐘頻率的處理器QC1、QC2的時鐘信號tqq加在D-觸發(fā)器FF2的一個空閑輸入端ENA上。一個復(fù)位信號res與第二D-觸發(fā)器FF2的一個設(shè)定輸入端SET相連，并經(jīng)一個與門電路ANG與第一D-觸發(fā)器FF1的設(shè)定輸入端SET相連。觸發(fā)器FF2的Q-輸出端最終提供所要求的存取信號trs*，其信號波形已經(jīng)在上述說明中做了描述。
在圖5中表示的是，一個新的確認(rèn)信號tas*的發(fā)生電路。下面將對要點加以簡要說明。芯片選擇信號csl經(jīng)一個倒相器INV和一個與門電路ANG與一個第一D-觸發(fā)器FF1的設(shè)定輸入端SET相連，其中的倒相器的作用是，當(dāng)所述芯片選擇信號csl處在LOW-狀態(tài)時，將電路激活，也就是說，該電路只有在較高時鐘頻率處理器PQC對較低時鐘頻率處理器QC1、QC2進(jìn)行存取時才激活。初始確認(rèn)信號tas與第一D-觸發(fā)器FF1的D-輸入端相連，觸發(fā)器FF1的時鐘輸入端與第二觸發(fā)器FF2的時鐘輸入端相連。所述時鐘信號tqq經(jīng)一個倒相器INV與觸發(fā)器FF1的空閑輸入端ENA相連，其中倒相器INV在較低時鐘頻率處理器QC1、QC2的時鐘信號tqq的信號路徑上的作用是，建立正確的信號極性，也就是說，觸發(fā)器FF1的時鐘輸入端只有在信號tqq處在LOW狀態(tài)下才釋放，通過該方式初始確認(rèn)信號tas僅能每隔一個處理器PQC的時鐘信號tpq的時鐘脈沖波前緣才發(fā)出時鐘脈沖。
所述芯片選擇信號csl還與一個第三觸發(fā)器FF3的D輸入端相連，處理器PQC的時鐘信號tpq經(jīng)一個倒相器INV與第三觸發(fā)器FF3的時鐘輸入端相連，并與兩個觸發(fā)器FF1和FF2的時鐘輸入端相連。器件GLO在時鐘信號tpq的信號路徑上的作用是，選擇性地將觸發(fā)器FF1-FF3的每個時鐘輸入端與處理器PQC的時鐘信號tpq相連，從而使信號tpq以盡量短的運行時間與相應(yīng)的觸發(fā)器的時鐘輸入端相連。第一和第三觸發(fā)器FF1和FF3的Q-輸出端還與一個三態(tài)緩沖器TRI相連，該緩沖器在其輸出端提供確認(rèn)信號tas*。其中第三觸發(fā)器FF3的輸出端經(jīng)倒相器INV與緩沖器TRI相連，所以該緩沖器只有在觸發(fā)器FF3的Q-輸出端處在LOW狀態(tài)時才釋放。
在較低時鐘頻率處理器QC1、QC2向較高時鐘頻率處理器FQC進(jìn)行存取的情況下，或者經(jīng)處理器PQC例如向共用的存儲器范圍RAM進(jìn)行存取的情況下，由較低時鐘頻率處理器QC1、QC2以一個存取信號asl向處理器PQC發(fā)出該操作指示。該存取信號asl的信號波形不需要發(fā)生變化。所述處理器PQC執(zhí)行了必要的存取操作后，它將通過一個確認(rèn)信號進(jìn)行確認(rèn)。該確認(rèn)信號就是上面所述的確認(rèn)信號，它涉及一個雙向信號，因為該信號對于規(guī)定的線路僅在物理上出現(xiàn)一次。
由于確認(rèn)信號的雙向性，取決于較高時鐘頻率還是一個較低時鐘頻率處理器執(zhí)行存取操作，需要所述確認(rèn)信號進(jìn)行信號流動方向的匹配。該電路見圖6所示，其中兩個信號tas和tas*與圖5中的對應(yīng)信號建立電氣連接。觸發(fā)器FFL的D-輸入端與來自一個較低時鐘頻率處理器QC1、QC2的存取信號asl相連，該觸發(fā)器的時鐘輸入端經(jīng)一個倒相器INV與時鐘信號tqq相連，此外復(fù)位輸入端SET還與一個復(fù)位信號res相連。觸發(fā)器FFL的Q-輸出端與一個三態(tài)緩沖器TRI相連，并且根據(jù)相應(yīng)的存取提供具有必要信號流動方向的確認(rèn)信號。例如對一個較低時鐘頻率處理器的存取時，存取信號asl將從一個第一狀態(tài)，如High狀態(tài)轉(zhuǎn)換成一個第二狀態(tài)，即Low狀態(tài)。在這種情況中，經(jīng)用于確認(rèn)信號的三態(tài)緩沖器TRI確認(rèn)從較高時鐘頻率處理器向較低時鐘頻率處理器QC1、QC2的信號流方向。所述確認(rèn)信號的信號波形在較低時鐘頻率處理器QC1、QC2向較高時鐘頻率處理器PQC存取時當(dāng)然并不需要改變。
權(quán)利要求
1．在至少兩個處理器(PQC，QC1，QC2)之間同步傳輸數(shù)據(jù)的方法，其中·一個第一處理器(PQC)對一個第二處理器(QC1，QC2)的存取是通過一個二進(jìn)制存取信號(trs)指示的，該存取信號為進(jìn)行存取的指示，在一個用于所述存取處理器(PQC)的時鐘信號(tpq)的時鐘周期持續(xù)時間(Tpq)內(nèi)從第一狀態(tài)(trs’)轉(zhuǎn)換到一個第二狀態(tài)，即存取狀態(tài)(trs’’)，·通過所述第二處理器(QC1，QC2)的一個時鐘信號(tqq)的掃描脈沖波前緣(f11-f13)對所述存取信號(trs)進(jìn)行掃描，·識別出所述存取狀態(tài)(trs’’)后，從第二處理器(QC1，QC2)出發(fā)執(zhí)行對應(yīng)于存取方式所必需的操作，·通過所述第二處理器(QC1，QC2)對操作執(zhí)行完畢后，通過一個二進(jìn)制確認(rèn)信號(tas)，向所述存取處理器(PQC)指示該操作，所述確認(rèn)信號從一個用于特定時間長度(Tas)的第一狀態(tài)(tas’)轉(zhuǎn)換到一個第二狀態(tài)，即確認(rèn)狀態(tài)(tas’’)，其中的確認(rèn)信號(tas)通過所述存取處理器(PQC)的時鐘信號(tpq)的掃描脈沖波前緣(ff1-ff7)被該處理器掃描，并且在識別出所述確認(rèn)狀態(tài)(tas’’)后結(jié)束存取，其特征在于，對一個具有較高時鐘頻率的第一處理器(PQC)進(jìn)行存取時，通過一個匹配邏輯電路，從所述存取處理器(PQC)的至少一個輸出信號(csl)中產(chǎn)生一個新的二進(jìn)制存取信號(trs*)，用于具有較低時鐘頻率的第二處理器(QC1，QC2)，該處理器的信號波形的構(gòu)成方式是，其存取狀態(tài)(trs*’’)位于第二處理器(QC1，QC2)的時鐘信號(tpq)的至少一個掃描脈沖波前緣(f12)的范圍內(nèi)。
2．如權(quán)利要求1所述的方法，其特征在于，使用一個匹配邏輯電路，它由至少一個可邏輯編程的器件(LGK)構(gòu)成。
3．如權(quán)利要求1或2所述的方法，其特征在于，所述新的存取信號(trs*)是從所述存取處理器(PQC)的一個二進(jìn)制芯片選擇信號(cs1)中產(chǎn)生的，該信號在存取時從一個用于至少所有存取時間的一個第一狀態(tài)(cs1’)轉(zhuǎn)換到一個第二狀態(tài)(cs1’’)。
4．如權(quán)利要求1至3的其中任一所述的方法，其特征在于，所述新的存取信號(trs*)具有一個存取時間(Trs*)，它相對于初始存取信號(trs)進(jìn)行了延長，使存取狀態(tài)(trs*”)至少位于第二處理器(QC1，QC2)的時鐘信號(tpq)的一個上升脈沖波前緣(f12)的范圍內(nèi)。
5 ．如權(quán)利要求1至4的其中任一所述的方法，其特征在于，所述新的存取信號(trs*)是在考慮了第二處理器(QC1，QC2)的時鐘信號(tpq)的情況下產(chǎn)生的，其中的存取時間(Trs*)至少等于第二處理器(QC1，QC2)的時鐘(tqq)的同期。
6．如權(quán)利要求1至5的其中任一所述的方法，其特征在于，從所述新的存取信號(trs*)的第一狀態(tài)(trs*’)轉(zhuǎn)換到存取狀態(tài)(trs*’’)時，相對于初始存取信號(trs)發(fā)生時間延遲，使所述存取狀態(tài)(trs*’’)位于第二處理器(QC1，QC2)的時鐘信號(tqq)的一個掃描脈沖波前緣(f12)的范圍內(nèi)。
7．如權(quán)利要求1至6的其中任一所述的方法，其特征在于，至少在具有較高時鐘頻率的處理器(PQC)向具有較低時鐘頻率的處理器(QC1，QC2)進(jìn)行寫入存取的情況中，通過所述匹配邏輯電路，從所述初始確認(rèn)信號(tas)中產(chǎn)生一個新的二進(jìn)制確認(rèn)信號(tas*)，其中其確認(rèn)狀態(tài)(tas*’’)的起點相對于初始確認(rèn)狀態(tài)(tas)的起點產(chǎn)生時間延遲，使得第一處理器(PQC)的時鐘信號(tpq)的一個較遲的掃描脈沖波前緣(ff6)作為初始確認(rèn)狀態(tài)(tas)的確認(rèn)狀態(tài)(tas’’)起點后面的第一個掃描脈沖波前緣(ff4)位于新的確認(rèn)信號(tas*)的確認(rèn)狀態(tài)(tas*’’)范圍內(nèi)。
8．如權(quán)利要求7所述的方法，其特征在于，所述新的確認(rèn)信號(tas*)的確認(rèn)狀態(tài)(tas*’’)和初始確認(rèn)信號(tas)的確認(rèn)狀態(tài)(tas’’)相比，滯后一個周期接入，該周期是具有較低時鐘頻率的處理器(QC1，QC2)的時鐘信號(tqq)的時鐘(Tqq)的周期。
全文摘要
一個第一處理器對一個第二處理器的存取是通過一個二進(jìn)制存取信號(trs)指示的,通過所述第二處理器的一個時鐘信號(tqq)的掃描脈沖波前緣(f11－f13)對所述存取信號進(jìn)行掃描。第一處理器的主頻高于第二處理器的主頻,進(jìn)行存取時,通過一個匹配邏輯電路產(chǎn)生一個新的二進(jìn)制存取信號(trs*),其存取狀態(tài)(trs*”)位于時鐘信號(tpq)的至少一個掃描脈沖波前緣(f12)的范圍內(nèi)。
文檔編號G06F13/42GK1290896SQ0013174
公開日2001年4月11日 申請日期2000年9月30日 優(yōu)先權(quán)日1999年9月30日
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