一種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源的制作方法
【專(zhuān)利摘要】本發(fā)明提供一種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源。所述BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，包括：基準(zhǔn)產(chǎn)生模塊(10)、與基準(zhǔn)產(chǎn)生模塊(10)連接的偏置產(chǎn)生模塊(20)、與偏置產(chǎn)生模塊(20)連接的溫度保護(hù)模塊(40)、與溫度保護(hù)模塊(40)連接的啟動(dòng)電路(30)、與偏置產(chǎn)生模塊(20)、啟動(dòng)電路(30)和溫度保護(hù)模塊(40)均連接的負(fù)反饋嵌位電路(50)；其中，基準(zhǔn)產(chǎn)生模塊生成基準(zhǔn)電壓；偏置產(chǎn)生模塊產(chǎn)生第一偏置電壓并輔助基準(zhǔn)產(chǎn)生模塊進(jìn)行電壓嵌位；溫度保護(hù)模塊通過(guò)第一偏置電壓輸出溫度保護(hù)信號(hào)；啟動(dòng)電路通過(guò)溫度保護(hù)模塊生成的啟動(dòng)使能信號(hào)，生成干擾電流，使電路進(jìn)入正常工作狀態(tài)；負(fù)反饋嵌位電路用于穩(wěn)定基準(zhǔn)電壓和第一偏置電壓。
【專(zhuān)利說(shuō)明】-種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及電源【技術(shù)領(lǐng)域】，特別涉及一種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶 隙電壓基準(zhǔn)源。

【背景技術(shù)】
[0002] 基準(zhǔn)電壓源作為集成電路中必不可少的一種單元電路模塊，為整個(gè)芯片提供了基 準(zhǔn)電壓或基準(zhǔn)偏置電流，廣泛應(yīng)用于開(kāi)關(guān)電源，鎖相環(huán)，數(shù)據(jù)轉(zhuǎn)換器等模擬或模數(shù)混合集成 電路中，如作為比較器或誤差放大器中的參考電壓等，因此基準(zhǔn)的穩(wěn)定性很大程度上決定 了系統(tǒng)功能的實(shí)現(xiàn)與否與性能優(yōu)劣。帶隙基準(zhǔn)電壓源以其較高的電源抑制比（PSRR)、低溫 度系數(shù)和低時(shí)間漂移等特性，稱(chēng)為基準(zhǔn)電壓源電路中最常見(jiàn)的電路結(jié)構(gòu)。
[0003] 帶隙基準(zhǔn)電壓源的基本原理是利用雙極性晶體管中的pn結(jié)電壓的負(fù)溫度系數(shù)和 不同電流密度下兩個(gè)晶體管中pn結(jié)電壓差的正溫度系數(shù)相互補(bǔ)償，從而得到受溫度影響 很小的輸出電壓。由于此電壓值與硅的帶隙電壓近似相等，所以該電路被稱(chēng)作帶隙基準(zhǔn)電 壓源。
[0004] 圖1為帶隙基準(zhǔn)電壓源的傳統(tǒng)結(jié)構(gòu)，由于運(yùn)算放大器（簡(jiǎn)稱(chēng)運(yùn)放）的嵌位作用，使 其兩個(gè)輸入端電壓ν Α與VB基本相等，同時(shí)與pnp晶體管Q2的發(fā)射極基極電壓差Vbe2相等。 由于R 2與R3阻值相等，且PM0S管札與M2尺寸相同，因此兩條支路電流相等，則有：I A = IB == (VnN)/%，由于VT = KT/q，因此電流IA和電流Ib正比于絕對(duì)溫度，為 PTAT(Proporational To Absolute Temperature)電流。根據(jù)電流表達(dá)式可得出基準(zhǔn)電壓 Vraf的表達(dá)式為：= IBR3+Vbe;2 = RAlnN/Ri+Vbd，由于VT為正溫度系數(shù)，Vbe;為負(fù)溫度系 數(shù)，可通過(guò)調(diào)節(jié)R 2lnN/R3的大小，使電壓值VMf在一定溫度范圍內(nèi)隨溫度的變化近似為零， 從而得到一個(gè)溫度系數(shù)較小的電壓基準(zhǔn)源。
[0005] 然而由于傳統(tǒng)的帶隙基準(zhǔn)電壓源電路包含運(yùn)算放大器，運(yùn)放的功耗和芯片面積相 對(duì)較大，在一些低功耗系統(tǒng)（如能量獲取系統(tǒng)中的Boost模塊）中的應(yīng)用受到限制，且運(yùn)放 失配造成的失調(diào)電壓以及噪聲對(duì)帶隙基準(zhǔn)電壓源的精度產(chǎn)生較大影響。而且?guī)痘鶞?zhǔn)電壓 源應(yīng)用于整體電路系統(tǒng)中時(shí)，系統(tǒng)中都需要進(jìn)行溫度保護(hù)，傳統(tǒng)的帶隙基準(zhǔn)源沒(méi)有溫度保 護(hù)功能，因此系統(tǒng)中需要單獨(dú)設(shè)計(jì)溫度保護(hù)電路，增加了電路復(fù)雜性和芯片面積。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明要解決的技術(shù)問(wèn)題是提供一種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電 壓基準(zhǔn)源，用以解決現(xiàn)有的帶隙電壓基準(zhǔn)源電路包含運(yùn)算放大器，運(yùn)放的功耗和芯片面積 相對(duì)較大，在一些低功耗系統(tǒng)（如能量獲取系統(tǒng)中的Boost模塊）中的應(yīng)用受到限制，且運(yùn) 放失配造成的失調(diào)電壓以及噪聲對(duì)帶隙基準(zhǔn)電壓源的精度產(chǎn)生較大影響，以及現(xiàn)有電路系 統(tǒng)中一般都需要單獨(dú)設(shè)計(jì)溫度保護(hù)模塊，增加了芯片面積和功耗的問(wèn)題。
[0007] 為了解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例提供一種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú) 運(yùn)放帶隙電壓基準(zhǔn)源，包括：基準(zhǔn)產(chǎn)生模塊10、與所述基準(zhǔn)產(chǎn)生模塊10連接的偏置產(chǎn)生模 塊20、與所述偏置產(chǎn)生模塊20連接的溫度保護(hù)模塊40、與所述溫度保護(hù)模塊40連接的啟 動(dòng)電路30、以及與所述偏置產(chǎn)生模塊20、啟動(dòng)電路30和溫度保護(hù)模塊40均連接的負(fù)反饋 嵌位電路50 ;其中，
[0008] 所述基準(zhǔn)產(chǎn)生模塊10生成基準(zhǔn)電壓VMf ;
[0009] 所述偏置產(chǎn)生模塊20產(chǎn)生第一偏置電壓Vi并輔助基準(zhǔn)產(chǎn)生模塊10進(jìn)行電壓嵌 位；
[0010] 所述溫度保護(hù)模塊40通過(guò)第一偏置電壓％輸出溫度保護(hù)信號(hào);
[0011] 所述啟動(dòng)電路30通過(guò)溫度保護(hù)模塊40生成的啟動(dòng)使能信號(hào)，生成干擾電流，使電 路進(jìn)入正常工作狀態(tài)；
[0012] 所述負(fù)反饋嵌位電路50用于穩(wěn)定基準(zhǔn)電壓Vief和第一偏置電壓％。
[0013] 進(jìn)一步地，所述基準(zhǔn)產(chǎn)生模塊10包括：第三npn晶體管Q3、第四npn晶體管Q 4、第 一電阻&、第二電阻R2、第三電阻R3、第四電阻R 4、第五電阻R5和第六電阻R6;其中，
[0014] 所述第一電阻Ri的一端為電路的輸出基準(zhǔn)電壓VMf，所述第一電阻Ri的另一端分 別連接所述第二電阻r 2、所述第三電阻r3的一端；
[0015] 所述第二電阻R2的另一端連接所述第四電阻R4的一端以及所述第三npn晶體管 的基極；
[0016] 所述第四電阻R4的另一端連接所述第五電阻R5的一端以及所述第三npn晶體管 Q3的集電極；
[0017] 所述第三npn晶體管Q3的發(fā)射極直接接地；
[0018] 所述第五電阻R5的另一端連接所述第四npn晶體管Q4的基極；
[0019] 所述第三電阻R3的另一端與所述第四npn晶體管Q4的集電極連接；
[0020] 所述第四npn晶體管Q4的發(fā)射極連接所述第六電阻R6的一端，所述第六電阻R 6的 另一端接地。
[0021] 進(jìn)一步地，所述第一電阻&為可修調(diào)電阻，所述第二電阻R2和所述第三電阻R 3的 阻值相等，所述第四電阻r4和所述第六電阻r6的阻值相等，并且所述第五電阻r 5的阻值大 于所述第四電阻r4和所述第六電阻r6的阻值。
[0022] 進(jìn)一步地，所述偏置產(chǎn)生模塊20包括：第一 P型M0S管MPl、第二P型M0S管Mp2、 第三P型M0S管Mp3、第四P型M0S管Mp 4、第一 N型M0S管Μηι、第一 npn晶體管％、第二npn 晶體管Q2、第一電容Q以及第七電阻R7 ;其中，
[0023] 所述第一 P型M0S管MPi、第二P型M0S管Mp2、第三P型M0S管Mp3和第四P型M0S 管Mp4源極和襯底均與電源電壓Vdd相連，且所述第一 P型M0S管MPl、第二P型M0S管Mp2、 第三P型M0S管Mp3和第四P型M0S管Mp 4的柵極均相連，并與第二P型M0S管Mp2的漏極 連接構(gòu)成第一偏置電壓生成節(jié)點(diǎn)，生成第一偏置電壓L ;
[0024] 所述第一 N型M0S管一的漏極與所述第二P型M0S管Mp2的漏極連接，襯底接 地，源極與所述第一 P型M0S管MPl的漏極以及所述第一 npn晶體管％的集電極相連，柵極 與所述第四P型M0S管Mp4的漏極相連，且柵極還與一個(gè)另一端接地的所述第一電容Q相 連，并且還與所述第一電阻&的另一端相連，連接點(diǎn)輸出基準(zhǔn)電壓V Mf ;
[0025] 所述第一 npn晶體管％的發(fā)射極與所述第七電阻R7的一端連接，基極與所述第三 npn晶體管Q3的基極相連；
[0026] 所述第七電阻R7的另一端接地；
[0027] 所述第二npn晶體管Q2的集電極與所述第三P型M0S管Mp3漏極相連，發(fā)射極接 地，基極與所述第四npn晶體管Q 4的集電極相連。
[0028] 進(jìn)一步地，所述溫度保護(hù)模塊40包括：第七P型M0S管Mp7、第八P型M0S管Mp 8、 第九P型M0S管Mp9、第十P型M0S管Mp1(l、第四N型M0S管Mn 4、第五N型M0S管Mn5、第六 N型M0S管Mn6、第七N型M0S管Mn7、第八N型M0S管Mn8、第二電容C 2以及第三電容C3 ;其 中，
[0029] 所述第七P型M0S管Mp7和所述第八P型M0S管Mp8的源極和襯底均與所述電源 電壓V dd相連，所述第七P型M0S管Mp7的柵極和所述第八P型M0S管Mp8的柵極相連，并與 所述偏置產(chǎn)生模塊20中的偏置電壓生成節(jié)點(diǎn)相連；
[0030] 所述第四N型M0S管Mn4的漏極連接所述第七P型M0S管Mp7的漏極以及所述第 五N型M0S管Mn 5的柵極，所述連接節(jié)點(diǎn)構(gòu)成低溫保護(hù)信號(hào)節(jié)點(diǎn)，輸出低溫保護(hù)信號(hào)V3，源 極和襯底均接地；
[0031] 所述第五N型M0S管Mn5的漏極與所述第八P型M0S管Mp8的漏極相連，連接點(diǎn)為 溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)，輸出溫度保護(hù)信號(hào)，所述第五N型M0S管Mn 5的源極和襯底均 接地；
[0032] 所述溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)還與一端接地的所述第二電容C2相連；
[0033] 所述第六N型M0S管Mn6的漏極與所述溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)相連，源極和襯底 均接地，柵極與所述第七P型M0S管Mp 7的漏極和所述第九P型M0S管Mp9的漏極均相連；
[0034] 所述第七P型M0S管Mp7的源極和襯底均接地；
[0035] 所述第九P型M0S管Mp9的源極和襯底均連接所述電源電壓Vdd ;
[0036] 所述第七P型M0S管Mp7的柵極和所述第九P型M0S管Mp9的柵極均與高溫保護(hù) 信號(hào)節(jié)點(diǎn)相連；
[0037] 所述第十P型M0S管Mp1(l的源極和襯底均連接所述電源電壓Vdd，柵極連接所述偏 置產(chǎn)生模塊20中的偏置電壓生成節(jié)點(diǎn)，漏極連接所述第八N型M0S管Mn8的漏極，并與一 端接地的所述第三電容C 3連接，連接點(diǎn)為高溫保護(hù)信號(hào)節(jié)點(diǎn)，輸出高溫保護(hù)信號(hào)V2 ;
[0038] 所述第八N型M0S管Mn8的源極和襯底均接地，柵極外接輸入一個(gè)第二偏置電壓 Vbise 〇
[0039] 進(jìn)一步地，所述第二偏置電壓Vbise低于N型M0S管的閾值電壓。
[0040] 進(jìn)一步地，所述啟動(dòng)電路30包括：第五P型M0S管Mp5以及第九電阻R 9 ;其中，
[0041] 所述第五P型M0S管Mp5的源極和襯底連接所述電源電壓Vdd，柵極連接所述溫度 保護(hù)模塊40中的高溫保護(hù)信號(hào)節(jié)點(diǎn)，漏極連接所述第九電阻R 9的一端；
[0042] 所述第九電阻R9的另一端連接基準(zhǔn)產(chǎn)生模塊10中的輸出基準(zhǔn)電壓VMf。
[0043] 進(jìn)一步地，所述負(fù)反饋嵌位電路50包括：第二N型M0S管Mn2、第三N型M0S管Mn 3、 第六P型M0S管Mp6以及第八電阻R8 ;其中，
[0044] 所述第二N型M0S管Mn2的漏極與電源電壓Vdd相連，襯底接地，柵極與所述偏置 電壓產(chǎn)生模塊20中的第二npn晶體管Q 2的集電極相連，源極與所述第八電阻R8的一端連 接，且源極還與所述第六P型M0S管Mp 6柵極相連；
[0045] 所述第八電阻R8的另一端接地；
[0046] 所述第六P型M0S管Mp6的源極與所述輸出基準(zhǔn)電壓Vief相連，漏極與所述第三N 型M0S管Mn3的漏極和柵極均相連；
[0047] 第三N型M0S管Mn3的柵極與所述第四N型M0S管Mn4的柵極相連，源極和襯底均 接地。
[0048] 本發(fā)明的上述技術(shù)方案的有益效果如下：
[0049] 上述方案中，采用無(wú)運(yùn)算放大器的電路結(jié)構(gòu)，通過(guò)npn晶體管的連接方式，降低了 帶隙基準(zhǔn)電壓源對(duì)嵌位電壓精確度的要求；通過(guò)使用偏置產(chǎn)生模塊，代替了傳統(tǒng)帶隙中的 運(yùn)算放大器，減小了功耗以及電路結(jié)構(gòu)的面積；通過(guò)增加溫度監(jiān)測(cè)功能，在應(yīng)用中省略了專(zhuān) 門(mén)的溫度保護(hù)電路。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0050] 圖1為傳統(tǒng)帶隙基準(zhǔn)電壓源的傳統(tǒng)結(jié)構(gòu)；
[0051] 圖2為本發(fā)明實(shí)施例的帶隙電壓基準(zhǔn)源的電路結(jié)構(gòu)示意圖；
[0052] 圖3為本發(fā)明實(shí)施例的帶隙電壓基準(zhǔn)源輸出電壓的溫度特性示意圖；
[0053] 圖4為本發(fā)明實(shí)施例的電路的電源抑制比仿真結(jié)果；
[0054] 圖5為本發(fā)明實(shí)施例電路的輸出基準(zhǔn)電壓隨電源電壓的變化情況；
[0055] 圖6為本發(fā)明實(shí)施例的溫度保護(hù)信號(hào)Vwt隨溫度的變化情況；
[0056] 圖7為本發(fā)明實(shí)施例的電路在啟動(dòng)過(guò)程中重要節(jié)點(diǎn)的電壓變化情況。

【具體實(shí)施方式】
[0057] 為使本發(fā)明要解決的技術(shù)問(wèn)題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具 體實(shí)施例進(jìn)行詳細(xì)描述。
[0058] 本發(fā)明針對(duì)現(xiàn)有的帶隙電壓基準(zhǔn)源電路包含運(yùn)算放大器，運(yùn)放的功耗和芯片面積 相對(duì)較大，在一些低功耗系統(tǒng)（如能量獲取系統(tǒng)中的Boost模塊）中的應(yīng)用受到限制，且運(yùn) 放失配造成的失調(diào)電壓以及噪聲對(duì)帶隙基準(zhǔn)電壓源的精度產(chǎn)生較大影響，以及現(xiàn)有電路系 統(tǒng)中一般都需要單獨(dú)設(shè)計(jì)溫度保護(hù)模塊，增加了芯片面積和功耗的問(wèn)題，提供一種具有溫 度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源。
[0059] 如圖2所示，本發(fā)明實(shí)施例的所述具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電壓基 準(zhǔn)源，包括：基準(zhǔn)產(chǎn)生模塊10、與所述基準(zhǔn)產(chǎn)生模塊10連接的偏置產(chǎn)生模塊20、與所述偏置 產(chǎn)生模塊20連接的溫度保護(hù)模塊40、與所述溫度保護(hù)模塊40連接的啟動(dòng)電路30、以及與 所述偏置產(chǎn)生模塊20、啟動(dòng)電路30和溫度保護(hù)模塊40均連接的負(fù)反饋嵌位電路50 ;其中，
[0060] 所述基準(zhǔn)產(chǎn)生模塊10生成經(jīng)一階溫度補(bǔ)償?shù)幕鶞?zhǔn)電壓vMf;
[0061] 所述偏置產(chǎn)生模塊20產(chǎn)生電壓值隨溫度升高而線(xiàn)性升高的第一偏置電壓Vi并輔 助基準(zhǔn)產(chǎn)生模塊10進(jìn)行電壓嵌位；
[0062] 所述溫度保護(hù)模塊40通過(guò)第一偏置電壓Vi輸出溫度保護(hù)信號(hào);
[0063] 所述啟動(dòng)電路30通過(guò)溫度保護(hù)模塊40生成的啟動(dòng)使能信號(hào)，生成干擾電流，使電 路進(jìn)入正常工作狀態(tài)；
[0064] 所述負(fù)反饋嵌位電路50用于穩(wěn)定基準(zhǔn)電壓Vraf和第一偏置電壓。
[0065] 本發(fā)明上述方案，通過(guò)使用偏置產(chǎn)生模塊，代替了傳統(tǒng)帶隙中的運(yùn)算放大器，減小 了功耗以及電路結(jié)構(gòu)的面積；通過(guò)增加溫度監(jiān)測(cè)功能，在應(yīng)用中省略了專(zhuān)門(mén)的溫度保護(hù)電 路。
[0066] 具體地，本發(fā)明實(shí)施例的所述基準(zhǔn)產(chǎn)生模塊10包括：第三npn晶體管Q3、第四npn 晶體管Q4、第一電阻&、第二電阻R2、第三電阻R3、第四電阻R 4、第五電阻R5和第六電阻R6; 其中，
[0067] 所述第一電阻Ri的一端為電路的輸出基準(zhǔn)電壓VMf，所述第一電阻Ri的另一端分 別連接所述第二電阻r 2、所述第三電阻r3的一端；
[0068] 所述第二電阻R2的另一端連接所述第四電阻R4的一端以及所述第三npn晶體管 的基極；
[0069] 所述第四電阻R4的另一端連接所述第五電阻R5的一端以及所述第三npn晶體管 Q3的集電極；
[0070] 所述第三npn晶體管Q3的發(fā)射極直接接地；
[0071] 所述第五電阻R5的另一端連接所述第四npn晶體管Q4的基極；
[0072] 所述第三電阻R3的另一端與所述第四npn晶體管Q4的集電極連接；
[0073] 所述第四npn晶體管Q4的發(fā)射極連接所述第六電阻R6的一端，所述第六電阻R 6的 另一端接地。
[0074] 應(yīng)當(dāng)說(shuō)明的是，所述第一電阻1^為可修調(diào)電阻（即阻值大小可以調(diào)節(jié)），所述第二 電阻R 2和所述第三電阻R3的阻值相等，所述第四電阻R4和所述第六電阻R6的阻值相等，并 且所述第五電阻R 5的阻值大于所述第四電阻R4和所述第六電阻R6的阻值。
[0075] 具體地，本發(fā)明實(shí)施例的所述偏置產(chǎn)生模塊20包括：第一 P型M0S管MPl、第二P 型M0S管Mp2、第三P型M0S管Mp3、第四P型M0S管Mp4、第一 N型M0S管Μηι、第一 npn晶體 管％、第二npn晶體管Q2、第一電容Q以及第七電阻R7 ;其中，
[0076] 所述第一 P型M0S管MPi、第二P型M0S管Mp2、第三P型M0S管Mp3和第四P型M0S 管Mp4源極和襯底均與電源電壓Vdd(應(yīng)當(dāng)說(shuō)明的是，所述電源電壓Vdd只需比基準(zhǔn)電壓高出 一個(gè)過(guò)驅(qū)動(dòng)電壓值）相連，且所述第一 P型M0S管MPl、第二P型M0S管Mp2、第三P型M0S 管Mp3和第四P型M0S管Mp4的柵極均相連，并與第二P型M0S管Mp2的漏極連接構(gòu)成第一 偏置電壓生成節(jié)點(diǎn)，生成第一偏置電壓' ;
[0077] 所述第一 N型M0S管Μηι的漏極與所述第二P型M0S管Mp2的漏極連接，襯底接 地，源極與所述第一 P型M0S管MPl的漏極以及所述第一 npn晶體管％的集電極相連，柵極 與所述第四P型M0S管Mp4的漏極相連，且柵極還與一個(gè)另一端接地的所述第一電容Q相 連，并且還與所述第一電阻&的另一端相連，連接點(diǎn)輸出基準(zhǔn)電壓V Mf ;
[0078] 所述第一 npn晶體管％的發(fā)射極與所述第七電阻R7的一端連接，基極與所述第三 npn晶體管Q3的基極相連；
[0079] 所述第七電阻R7的另一端接地；
[0080] 所述第二npn晶體管Q2的集電極與所述第三P型M0S管Mp3漏極相連，發(fā)射極接 地，基極與所述第四npn晶體管Q4的集電極相連。
[0081] 具體地，本發(fā)明實(shí)施例的所述溫度保護(hù)模塊40包括：第七P型M0S管Mp7、第八P 型M0S管Mp8、第九P型M0S管Mp9、第十P型M0S管Mp1(l、第四N型M0S管Mn 4、第五N型M0S 管Mn5、第六N型M0S管Mn6、第七N型M0S管Mn7、第八N型M0S管Mn 8、第二電容C2以及第 三電容C3;其中，
[0082] 所述第七P型M0S管Mp7和所述第八P型M0S管Mp8的源極和襯底均與所述電源 電壓v dd相連，所述第七P型M0S管Mp7的柵極和所述第八P型M0S管Mp8的柵極相連，并與 所述偏置產(chǎn)生模塊20中的偏置電壓生成節(jié)點(diǎn)相連；
[0083] 所述第四N型M0S管Mn4的漏極連接所述第七P型M0S管Mp7的漏極以及所述第 五N型M0S管Mn 5的柵極，所述連接節(jié)點(diǎn)構(gòu)成低溫保護(hù)信號(hào)節(jié)點(diǎn)，輸出低溫保護(hù)信號(hào)V3，源 極和襯底均接地；
[0084] 所述第五N型M0S管Mn5的漏極與所述第八P型M0S管Mp8的漏極相連，連接點(diǎn)為 溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)，輸出溫度保護(hù)信號(hào)，所述第五N型M0S管Mn 5的源極和襯底均 接地；
[0085] 所述溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)還與一端接地的所述第二電容C2相連；
[0086] 所述第六N型M0S管Mn6的漏極與所述溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)相連，源極和襯底 均接地，柵極與所述第七P型M0S管Mp 7的漏極和所述第九P型M0S管Mp9的漏極均相連；
[0087] 所述第七P型M0S管Mp7的源極和襯底均接地；
[0088] 所述第九P型M0S管Mp9的源極和襯底均連接所述電源電壓Vdd ;
[0089] 所述第七P型M0S管Mp7的柵極和所述第九P型M0S管Mp9的柵極均與高溫保護(hù) 信號(hào)節(jié)點(diǎn)相連。
[0090] 應(yīng)當(dāng)說(shuō)明的是，所述溫度保護(hù)模塊40中還集成有生成啟動(dòng)使能信號(hào)的使能信號(hào) 生成模塊41，所述使能信號(hào)生成模塊41由第十P型M0S管Mp 1(l、第八N型M0S管Mn8和第三 電容C3組成；其中，所述第十P型M0S管Mp 1(l的源極和襯底均連接所述電源電壓Vdd，柵極連 接所述偏置產(chǎn)生模塊20中的偏置電壓生成節(jié)點(diǎn)，漏極連接所述第八N型M0S管Mn 8的漏極， 并與一端接地的所述第三電容仏連接，連接點(diǎn)為高溫保護(hù)信號(hào)節(jié)點(diǎn)，輸出高溫保護(hù)信號(hào)V2， 這里應(yīng)當(dāng)說(shuō)明的是，所述高溫保護(hù)信號(hào)節(jié)點(diǎn)在電路啟動(dòng)過(guò)程中輸出的信號(hào)作為啟動(dòng)使能信 號(hào)，生成干擾電流，使電路進(jìn)入正常工作狀態(tài)，而當(dāng)電路處于正常工作狀態(tài)時(shí)，此高溫保護(hù) 信號(hào)節(jié)點(diǎn)輸出的信號(hào)便為高溫保護(hù)信號(hào)；所述第八N型M0S管Mn 8的源極和襯底均接地，柵 極外接輸入一個(gè)第二偏置電壓Vbise;。
[0091] 應(yīng)當(dāng)說(shuō)明的是，所述第二偏置電壓Vbise為所述第八N型M0S管Mn8的柵極外接的 偏置電壓，且所述第二偏置電壓V bise低于N型M0S管的閾值電壓約90mA，例如，當(dāng)所述第八 N型M0S管Mn8的閾值電壓為393mV時(shí)，所述第二偏置電壓可以設(shè)置為290mV。
[0092] 本發(fā)明實(shí)施例的所述啟動(dòng)電路30包括：第五P型M0S管Mp5以及第九電阻R 9 ;其 中，
[0093] 所述第五P型M0S管Mp5的源極和襯底連接所述電源電壓Vdd，柵極連接所述溫度 保護(hù)模塊40中的高溫保護(hù)信號(hào)節(jié)點(diǎn)，漏極連接所述第九電阻R 9的一端；
[0094] 所述第九電阻R9的另一端連接基準(zhǔn)產(chǎn)生模塊10中的輸出基準(zhǔn)電壓VMf。
[0095] 本發(fā)明實(shí)施例的所述負(fù)反饋嵌位電路50包括：第二N型M0S管Mn2、第三N型M0S 管Mn3、第六P型M0S管Mp6以及第八電阻R8 ;其中，
[0096] 所述第二N型M0S管Mn2的漏極與電源電壓Vdd相連，襯底接地，柵極與所述偏置 電壓產(chǎn)生模塊20中的第二npn晶體管Q2的集電極相連，源極與所述第八電阻R8的一端連 接，且源極還與所述第六P型M0S管Mp 6柵極相連；
[0097] 所述第八電阻R8的另一端接地；
[0098] 所述第六P型M0S管Mp6的源極與所述輸出基準(zhǔn)電壓VMf相連，漏極與所述第三N 型M0S管Mn3的漏極和柵極均相連；
[0099] 第三N型M0S管Mn3的柵極與所述第四N型M0S管Mn4的柵極相連，源極和襯底均 接地。
[0100] 下面對(duì)本發(fā)明的上述實(shí)施例的工作原理舉例說(shuō)明如下。
[0101] 本發(fā)明實(shí)例的帶隙基準(zhǔn)電壓源電路結(jié)構(gòu)如圖2所示，包括基準(zhǔn)產(chǎn)生模塊10、偏置 產(chǎn)生模塊20、啟動(dòng)電路30、負(fù)反饋嵌位電路50、溫度保護(hù)模塊40五部分。
[0102] 其中基準(zhǔn)產(chǎn)生模塊10中，由于12通過(guò)R2和R4流過(guò)npn晶體管Q 3，電流13通過(guò)電阻 R3流過(guò)晶體管94。由圖1可知：13 = 1，同時(shí)有14 = ^-121?4-131?6，因此：八1 = 13-14 =I2R4+I3R6 ;
[0103] 又因?yàn)榫w管Q4面積為Q3面積的6倍，因此可知

【權(quán)利要求】
1. 一種具有溫度監(jiān)測(cè)功能的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，包括：基準(zhǔn) 產(chǎn)生模塊（10)、與所述基準(zhǔn)產(chǎn)生模塊（10)連接的偏置產(chǎn)生模塊（20)、與所述偏置產(chǎn)生模 塊（20)連接的溫度保護(hù)模塊（40)、與所述溫度保護(hù)模塊（40)連接的啟動(dòng)電路（30)、以及 與所述偏置產(chǎn)生模塊（20)、啟動(dòng)電路（30)和溫度保護(hù)模塊（40)均連接的負(fù)反饋嵌位電路 (50);其中， 所述基準(zhǔn)產(chǎn)生模塊（10)生成基準(zhǔn)電壓（〇 ; 所述偏置產(chǎn)生模塊（20)產(chǎn)生第一偏置電壓（')并輔助基準(zhǔn)產(chǎn)生模塊（10)進(jìn)行電壓 嵌位； 所述溫度保護(hù)模塊（40)通過(guò)第一偏置電壓（VJ輸出溫度保護(hù)信號(hào)（Vwt); 所述啟動(dòng)電路（30)通過(guò)溫度保護(hù)模塊（40)生成的啟動(dòng)使能信號(hào)，生成干擾電流，使電 路進(jìn)入正常工作狀態(tài)； 所述負(fù)反饋嵌位電路（50)用于穩(wěn)定基準(zhǔn)電壓（〇和第一偏置電壓（％)。
2. 根據(jù)權(quán)利要求1所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述基準(zhǔn)產(chǎn)生 模塊（10)包括：第三npn晶體管（Q 3)、第四npn晶體管（Q4)、第一電阻況）、第二電阻（R2)、 第三電阻（R 3)、第四電阻（R4)、第五電阻（R5)和第六電阻（R6);其中， 所述第一電阻（Ri)的一端為電路的輸出基準(zhǔn)電壓（U，所述第一電阻（?)的另一端 分別連接所述第二電阻（R2)、所述第三電阻（R3)的一端； 所述第二電阻（R2)的另一端連接所述第四電阻（R4)的一端以及所述第三npn晶體管 (Q3)的基極； 所述第四電阻（R4)的另一端連接所述第五電阻（R5)的一端以及所述第三npn晶體管 (Q3)的集電極； 所述第三npn晶體管（Q3)的發(fā)射極直接接地； 所述第五電阻（R5)的另一端連接所述第四npn晶體管（Q4)的基極； 所述第三電阻（R3)的另一端與所述第四npn晶體管（Q4)的集電極連接； 所述第四npn晶體管（Q4)的發(fā)射極連接所述第六電阻（R6)的一端，所述第六電阻（R 6) 的另一端接地。
3. 根據(jù)權(quán)利要求2所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述第一電 阻（?)為可修調(diào)電阻，所述第二電阻（R 2)和所述第三電阻（R3)的阻值相等，所述第四電阻 (R4)和所述第六電阻（R 6)的阻值相等，并且所述第五電阻（R5)的阻值大于所述第四電阻 (R4)和所述第六電阻（R 6)的阻值。
4. 根據(jù)權(quán)利要求2所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述偏置產(chǎn)生 模塊（20)包括：第一 P型M0S管（MPl)、第二P型M0S管（Mp2)、第三P型M0S管（Mp3)、第四 P型M0S管（Mp4)、第一 N型M0S管（MrO、第一 npn晶體管浼）、第二npn晶體管（Q2)、第一 電容（CJ以及第七電阻（R7);其中， 所述第一 P型M0S管（MPl)、第二P型M0S管（Mp2)、第三P型M0S管（Mp3)和第四P型 M0S管（Mp4)源極和襯底均與電源電壓（Vdd)相連，且所述第一 P型M0S管（MPl)、第二P型 M0S管（Mp2)、第三P型M0S管（Mp3)和第四P型M0S管（Mp4)的柵極均相連，并與第二P型 M0S管（Mp2)的漏極連接構(gòu)成第一偏置電壓生成節(jié)點(diǎn)，生成第一偏置電壓（VJ ; 所述第一 N型M0S管（MrO的漏極與所述第二P型M0S管（Mp2)的漏極連接，襯底接 地，源極與所述第一 P型MOS管（MPl)的漏極以及所述第一 npn晶體管（Qi)的集電極相連， 柵極與所述第四P型M0S管（Mp4)的漏極相連，且柵極還與一個(gè)另一端接地的所述第一電 容（Q)相連，并且還與所述第一電阻（?)的另一端相連，連接點(diǎn)輸出基準(zhǔn)電壓（〇 ; 所述第一 npn晶體管（QD的發(fā)射極與所述第七電阻（R7)的一端連接，基極與所述第三 npn晶體管（Q3)的基極相連； 所述第七電阻（R7)的另一端接地； 所述第二npn晶體管（Q2)的集電極與所述第三P型M0S管（Mp3)漏極相連，發(fā)射極接 地，基極與所述第四npn晶體管（Q4)的集電極相連。
5. 根據(jù)權(quán)利要求4所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述溫度保護(hù) 模塊（40)包括：第七P型M0S管（Mp 7)、第八P型M0S管（Mp8)、第九P型M0S管（Mp9)、第十 P型M0S管（Mp1(l)、第四N型M0S管（Mn4)、第五N型M0S管（Mn5)、第六N型M0S管（Mn 6)、第 七N型M0S管（Mn7)、第八N型M0S管（Mn8)、第二電容（C 2)以及第三電容（C3);其中， 所述第七P型M0S管（Mp7)和所述第八P型M0S管（Mp8)的源極和襯底均與所述電源 電壓（Vdd)相連，所述第七P型M0S管（Mp7)的柵極和所述第八P型M0S管（Mp 8)的柵極相 連，并與所述偏置產(chǎn)生模塊（20)中的偏置電壓生成節(jié)點(diǎn)相連； 所述第四N型M0S管（Mn4)的漏極連接所述第七P型M0S管（Mp7)的漏極以及所述第 五N型M0S管（Mn5)的柵極，所述連接節(jié)點(diǎn)構(gòu)成低溫保護(hù)信號(hào)節(jié)點(diǎn)，輸出低溫保護(hù)信號(hào)（V3)， 源極和襯底均接地； 所述第五N型M0S管（Mn5)的漏極與所述第八P型M0S管（Mp8)的漏極相連，連接點(diǎn)為 溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)，輸出溫度保護(hù)信號(hào)（〇,所述第五N型M0S管（Mn5)的源極和襯 底均接地； 所述溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)還與一端接地的所述第二電容（C2)相連； 所述第六N型M0S管（Mn6)的漏極與所述溫度保護(hù)信號(hào)輸出節(jié)點(diǎn)相連，源極和襯底均接 地，柵極與所述第七P型M0S管（Mp7)的漏極和所述第九P型M0S管（Mp9)的漏極均相連； 所述第七P型M0S管（Mp7)的源極和襯底均接地； 所述第九P型M0S管（Mp9)的源極和襯底均連接所述電源電壓（Vdd); 所述第七P型M0S管（Mp7)的柵極和所述第九P型M0S管（Mp9)的柵極均與高溫保護(hù) 信號(hào)節(jié)點(diǎn)相連； 所述第十P型M0S管（Mp1(l)的源極和襯底均連接所述電源電壓（Vdd)，柵極連接所述偏 置產(chǎn)生模塊（20)中的偏置電壓生成節(jié)點(diǎn)，漏極連接所述第八N型M0S管（Mn8)的漏極，并與 一端接地的所述第三電容（C 3)連接，連接點(diǎn)為高溫保護(hù)信號(hào)節(jié)點(diǎn)，輸出高溫保護(hù)信號(hào)（V2); 所述第八N型M0S管（Mn8)的源極和襯底均接地，柵極外接輸入一個(gè)第二偏置電壓 (Vbise)。
6. 根據(jù)權(quán)利要求5所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述第二偏置 電壓（Vbise)低于N型M0S管的閾值電壓。
7. 根據(jù)權(quán)利要求5所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述啟動(dòng)電路 (30)包括：第五P型M0S管（Mp5)以及第九電阻（R9);其中， 所述第五P型M0S管（Mp5)的源極和襯底連接所述電源電壓（Vdd)，柵極連接所述溫度 保護(hù)模塊（40)中的高溫保護(hù)信號(hào)節(jié)點(diǎn)，漏極連接所述第九電阻（R9)的一端； 所述第九電阻（r9)的另一端連接基準(zhǔn)產(chǎn)生模塊（10)中的輸出基準(zhǔn)電壓（vMf)。
8.根據(jù)權(quán)利要求7所述的BiCMOS無(wú)運(yùn)放帶隙電壓基準(zhǔn)源，其特征在于，所述負(fù)反饋嵌 位電路（50)包括：第二N型M0S管（Mn2)、第三N型M0S管（Mn3)、第六P型M0S管（Mp 6)以 及第八電阻（R8);其中， 所述第二N型M0S管（Mn2)的漏極與電源電壓（Vdd)相連，襯底接地，柵極與所述偏置 電壓產(chǎn)生模塊（20)中的第二npn晶體管（Q2)的集電極相連，源極與所述第八電阻（R8)的 一端連接，且源極還與所述第六P型M0S管（Mp 6)柵極相連； 所述第八電阻（R8)的另一端接地； 所述第六P型M0S管（Mp6)的源極與所述輸出基準(zhǔn)電壓（Vief)相連，漏極與所述第三N 型M0S管（Mn3)的漏極和柵極均相連； 第三N型M0S管（Mn3)的柵極與所述第四N型M0S管（Mn4)的柵極相連，源極和襯底均 接地。
【文檔編號(hào)】G05F1/569GK104111688SQ201410200294
【公開(kāi)日】2014年10月22日 申請(qǐng)日期:2014年5月13日 優(yōu)先權(quán)日:2014年5月13日
【發(fā)明者】劉簾曦, 馬寧, 張雪軍, 朱樟明, 楊銀堂 申請(qǐng)人:西安電子科技大學(xué)昆山創(chuàng)新研究院, 西安電子科技大學(xué)