Ldo電路的制作方法
【專利摘要】本發(fā)明提供了一種LDO電路，所述LDO電路包括：差分放大器、功率輸出PMOS晶體管、電流鏡單元、第一電阻和第二電阻；其中，所述第一電阻和第二電阻串聯(lián)于所述功率輸出PMOS晶體管的漏極與地之間，所述差分放大器的正向輸入端連接于所述第一電阻和第二電阻之間，所述電流鏡單元和所述功率輸出PMOS晶體管的柵極均與所述差分放大器的輸出端連接，所述功率輸出PMOS晶體管的漏極與所述第一電阻連接，所述功率輸出PMOS晶體管的漏極與所述第一電阻之間形成第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)與所述LDO電路的輸出端連接。在本發(fā)明提供的LDO電路中，通過增加電流鏡單元使得所述LDO電路在負(fù)載電流變化時(shí)零點(diǎn)能夠與第二極點(diǎn)同向移動(dòng)，由此保證所述LDO電路的穩(wěn)定性。
【專利說(shuō)明】LDO電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及線性穩(wěn)壓器【技術(shù)領(lǐng)域】，特別涉及一種LDO電路。
【背景技術(shù)】
[0002]低壓差線性穩(wěn)壓器(low dropout regulator,簡(jiǎn)稱LD0)能夠產(chǎn)生經(jīng)過調(diào)節(jié)的輸出電壓為芯片提供電源，目前廣泛應(yīng)用于系統(tǒng)級(jí)芯片(System-on-a-Chip，簡(jiǎn)稱SoC)中。低壓差線性穩(wěn)壓器根據(jù)其是否需要旁路電容可以分為普通型LDO電路和無(wú)電容型LDO電路(capacitorless LD0)，普通型LDO電路一般需要一個(gè)或兩個(gè)旁路電容，而無(wú)電容型LDO電路一般不需要旁路電容。傳統(tǒng)的capacitorless LDO電路一般由差分放大器、功率MOS管和電阻等部分組成，差分放大器、功率MOS管和電阻組成的反饋回路用來(lái)保持輸出電壓的穩(wěn)定。通常的，傳統(tǒng)的LDO電路還包括用于實(shí)現(xiàn)補(bǔ)償效果的補(bǔ)償電阻和密勒電容以保證LDO電路的穩(wěn)定性。
[0003]請(qǐng)參考圖1,其為現(xiàn)有技術(shù)的capacitorless LDO電路的結(jié)構(gòu)示意圖。如圖1所示，現(xiàn)有的capacitorless LDO電路100包括差分放大器Al、功率輸出PMOS晶體管mplO、補(bǔ)償電阻Rml、密勒電容Ce 1、反饋電阻Rl I和R12，其中，功率輸出PMOS晶體管mp 10的源極與電源電壓VDD連接，反饋電阻Rll和R12串聯(lián)在功率輸出PMOS晶體管mplO的漏極與地之間，差分放大器Al的反向輸入端連接一參考電壓Vref,差分放大器Al的正向輸入端連接于所述反饋電阻Rll和R12之間，差分放大器Al的輸出端與功率輸出PMOS晶體管mplO的柵極連接，功率輸出PMOS晶體管mplO的漏極與反饋電阻Rll連接，功率輸出PMOS晶體管mplO的漏極與反饋電阻Rll之間形成第二節(jié)點(diǎn)N2，補(bǔ)償電阻Rml和密勒電容Ccl相互串聯(lián)并位于所述第二節(jié)點(diǎn)N2與差分放大器Al的輸出端之間，所述第二節(jié)點(diǎn)N2與所述capacitorless LDO電路100的輸出端連接,所述capacitorless LDO電路100的輸出端通常與一負(fù)載電容CLl連接，所述負(fù)載電容CLl的電容量可以為O。
[0004]所述capacitorless LDO 電路 100 的工作原理如下:capacitorless LDO 電路 100根據(jù)輸入的參考電壓Vref產(chǎn)生輸出電壓V0UT，輸出電壓VOUT經(jīng)過反饋電阻Rll和Rl2分壓之后為差分放大器Al的同向輸入端提供反饋電壓VFB，所述反饋電壓VFB的表達(dá)式為:
[0005]VFB=〔R12+ (Rll + R12)) XVOUT ；
[0006]差分放大器Al將參考電壓Vref和反饋電壓VFB進(jìn)行比較得到差值Λ V并將差值Δ V放大后得到Λ Vmax, Δ Vmax用于驅(qū)動(dòng)所述功率輸出PMOS晶體管mplO的柵極，從而改變通過功率輸出PMOS晶體管mplO的電流，使得參考電壓Vref與反饋電壓VFB近似相等，進(jìn)而使得輸出電壓VOUT的電壓值趨于恒定。
[0007]然而,所述capacitorless LDO電路100在應(yīng)用過程中發(fā)現(xiàn)，當(dāng)負(fù)載電流發(fā)生比較大的變化時(shí)其性能不穩(wěn)定。所述capacitorless LDO電路100性能不穩(wěn)定的原因在于，負(fù)載電流發(fā)生比較大的變化時(shí)所述capacitorless LDO電路100的零點(diǎn)沒有隨著第二極點(diǎn)同向移動(dòng)，由于零點(diǎn)沒能很好的跟蹤第二極點(diǎn)的變化，因此對(duì)于穩(wěn)定性造成了不良影響。如圖1所示，當(dāng)負(fù)載電流發(fā)生比較大的變化第二極點(diǎn)將由低頻移動(dòng)到高頻，而所述capacitorless LDO電路100的零點(diǎn)并沒有發(fā)生變化，因此，第二極點(diǎn)由低頻轉(zhuǎn)移到高頻使得所述capacitorless LDO電路100的穩(wěn)定性變差。若負(fù)載電流在瞬間急劇增大，會(huì)直接影響所述capacitorless LDO電路100的正常工作。
[0008]因此,如何解決現(xiàn)有的capacitorless LDO電路在負(fù)載電流急劇變化時(shí)性能不穩(wěn)定的問題成為當(dāng)前亟需解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的在于提供一種LDO電路，以解決現(xiàn)有的capacitorless LDO電路在負(fù)載電流急劇變化時(shí)性能不穩(wěn)定的問題。
[0010]為解決上述技術(shù)問題，本發(fā)明提供一種LDO電路，所述LDO電路包括:差分放大器、功率輸出PMOS晶體管、電流鏡單元、第一電阻和第二電阻；
[0011]其中，所述第一電阻和第二電阻串聯(lián)于所述功率輸出PMOS晶體管的漏極與地之間，所述差分放大器的正向輸入端連接于所述第一電阻和第二電阻之間，所述電流鏡單元和所述功率輸出PMOS晶體管的柵極均與所述差分放大器的輸出端連接，所述功率輸出PMOS晶體管的漏極與所述第一電阻連接，所述功率輸出PMOS晶體管的漏極與所述第一電阻之間形成第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)與所述LDO電路的輸出端連接。
[0012]優(yōu)選的，在所述的LDO電路中，所述電流鏡單元包括第一 PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管；
[0013]所述第一 PMOS晶體管、第四NMOS晶體管和第五NMOS晶體管的柵極與所述第三PMOS晶體管和第五NMOS晶體管的漏極均與所述差分放大器的輸出端連接，所述第一 NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的柵極以及所述第一 NMOS晶體管的漏極均與所述第一 PMOS晶體管的漏極連接，所述第一 NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的源極均接地，所述第二 PMOS晶體管和第三PMOS晶體管的柵極以及所述第二 PMOS晶體管的漏極均與所述第四NMOS晶體管的漏極連接，所述第二 NMOS晶體管的漏極與所述第四NMOS晶體管的源極連接，所述第三NMOS晶體管的漏極與所述第五NMOS晶體管的源極連接。
[0014]優(yōu)選的，在所述的LDO電路中，所述第一 NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的尺寸均相等。
[0015]優(yōu)選的，在所述的LDO電路中，所述第四NMOS晶體管和第五NMOS晶體管的尺寸相等，所述第二 PMOS晶體管和第三PMOS晶體管的尺寸相等。
[0016]優(yōu)選的，在所述的LDO電路中，還包括:補(bǔ)償電阻和密勒電容；
[0017]所述補(bǔ)償電阻和密勒電容串聯(lián)并位于所述第二節(jié)點(diǎn)與所述差分放大器的輸出端之間；
[0018]所述功率輸出PMOS晶體管的柵極與所述補(bǔ)償電阻之間形成第一節(jié)點(diǎn)。
[0019]優(yōu)選的，在所述的LDO電路中，所述補(bǔ)償電阻與所述第五NMOS晶體管并聯(lián)。
[0020]優(yōu)選的，在所述的LDO電路中，所述差分放大器的反向輸入端連接一參考電壓，所述功率輸出PMOS晶體管、第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管的源極均與一電源電壓連接。[0021]優(yōu)選的，在所述的LDO電路中，所述LDO電路為無(wú)電容型LDO電路。
[0022]在本發(fā)明提供的LDO電路中，通過增加電流鏡單元使得所述LDO電路在負(fù)載電流變化時(shí)零點(diǎn)能夠與第二極點(diǎn)同向移動(dòng)，由此保證所述LDO電路的穩(wěn)定性。
【專利附圖】

【附圖說(shuō)明】
[0023]圖1是現(xiàn)有技術(shù)的capacitorless LDO電路的結(jié)構(gòu)示意圖；
[0024]圖2是本發(fā)明實(shí)施例的LDO電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0025]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明提出的LDO電路作進(jìn)一步詳細(xì)說(shuō)明。根據(jù)下面說(shuō)明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。
[0026]請(qǐng)參考圖2,其為本發(fā)明實(shí)施例的LDO電路的結(jié)構(gòu)示意圖。如圖2所示,所述LDO電路200包括:差分放大器A2、功率輸出PMOS晶體管mp20、電流鏡單元20、第一電阻R21和第二電阻R22，其中，所述第一電阻R21和第二電阻R22串聯(lián)于所述功率輸出PMOS晶體管mp20的漏極與地之間，所述差分放大器A2的正向輸入端連接于所述第一電阻R21和第二電阻R22之間，所述電流鏡單元20和所述功率輸出PMOS晶體管mp20的柵極均與所述差分放大器A2的輸出端連接，所述功率輸出PMOS晶體管mp20的漏極與所述第一電阻R21連接，所述功率輸出PMOS晶體管mp20的漏極與所述第一電阻R21之間形成第二節(jié)點(diǎn)Q2，所述第二節(jié)點(diǎn)Q2與所述LDO電路200的輸出端連接。
[0027]具體的，所述電流鏡單元20包括5個(gè)NMOS晶體管和3個(gè)PMOS晶體管，在所述5個(gè)NMOS晶體管和3個(gè)PMOS晶體管中，第一 PMOS晶體管mpl、第四NMOS晶體管mn4和第五NMOS晶體管mn5的柵極與第三PMOS晶體管mp3和第五NMOS晶體管mn5的漏極均與所述差分放大器A2的輸出端連接，第一 NMOS晶體管mnl、第二 NMOS晶體管mn2和第三NMOS晶體管mn3的柵極以及第一 NMOS晶體管mnl的漏極均與第一 PMOS晶體管mpl的漏極連接，第一 NMOS晶體管mnl、第二 NMOS晶體管mn2和第三NMOS晶體管mn3的源極均接地，第二PMOS晶體管mp2和第三PMOS晶體管mp3的柵極以及第二 PMOS晶體管mp2的漏極均與第四NMOS晶體管mn4的漏極連接，第二 NMOS晶體管mn2的漏極與第四NMOS晶體管mn4的源極連接，第三NMOS晶體管mn3的漏極和第五NMOS晶體管mn5的源極連接。
[0028]所述電流鏡單元20包括參考支路、第一輸出支路和第二輸出支路，所述參考支路包括第一匪OS晶體管mnl和第一 PMOS晶體管mpl，第一輸出支路包括第二 PMOS晶體管mp2、第二 NMOS晶體管mn2和第四NMOS晶體管mn4，第二輸出支路包括第三PMOS晶體管mp3、第三NMOS晶體管mn3和第五NMOS晶體管mn5。
[0029]其中，第一 NMOS晶體管mnl、第二 NMOS晶體管mn2和第三NMOS晶體管mn3的尺寸均相等，第四NMOS晶體管mn4和第五NMOS晶體管mn5的尺寸相等，第二 PMOS晶體管mp2和第三PMOS晶體管mp3的尺寸相等?？梢?，所述電流鏡單元20中第一輸出支路和第二輸出支路結(jié)構(gòu)對(duì)稱。
[0030]由于第一 NMOS晶體管mnl、第二 NMOS晶體管mn2和第三NMOS晶體管mn3的柵極相連，第一 NMOS晶體管mnl、第二 NMOS晶體管mn2和第三NMOS晶體管的柵極電壓相同，同時(shí)由于第一 NMOS晶體管mnl、第二 NMOS晶體管mn2和第三NMOS晶體管mn3的尺寸相同，因此第一電流I1、第二電流12和第三電流13相等。
[0031]請(qǐng)繼續(xù)參考圖2，所述LDO電路200還包括補(bǔ)償電阻Rm2和密勒電容Cc2，所述補(bǔ)償電阻Rm2和密勒電容Cc2相互串聯(lián)，功率輸出PMOS晶體管mp20的柵極與補(bǔ)償電阻Rm2之間形成第一節(jié)點(diǎn)Q1，功率輸出PMOS晶體管mp20的漏極與第一電阻R21之間形成第二節(jié)點(diǎn)Q2，所述補(bǔ)償電阻Rm2和密勒電容Cc2位于所述第二節(jié)點(diǎn)Q2與差分放大器A2的輸出端之間。其中，所述補(bǔ)償電阻Rm2與第五NMOS晶體管mn5并聯(lián)。
[0032]本實(shí)施例中，所述LDO電路200為無(wú)電容型LDO電路(capacitorless LD0)，所述LDO電路200的輸出端與一負(fù)載電容CL2連接，所述負(fù)載電容CL2的電容量可以為O。
[0033]所述LDO電路200工作時(shí)，差分放大器A2的反向輸入端輸入?yún)⒖茧妷篤ref，功率輸出PMOS晶體管mp20、第一 PMOS晶體管mpl、第二 PMOS晶體管mp2和第三PMOS晶體管mp3的源極的均輸入電源電壓VDD。
[0034]所述LDO電路200的工作原理如下:LD0電路200根據(jù)參考電壓Vref產(chǎn)生輸出電壓V0UT，輸出電壓VOUT經(jīng)過第一電阻R21和第二電阻R22分壓之后為差分放大器A2的同向輸入端提供反饋電壓VFB，反饋電壓VFB的表達(dá)式為:
[0035]VFB=〔R22+ (R21 + R22)〕XVOUT ；
[0036]差分放大器A2將參考電壓Vref和反饋電壓VFB進(jìn)行比較得到差值Λ V并將差值Δ V放大后得到Λ Vmax, Δ Vmax用于驅(qū)動(dòng)功率輸出PMOS晶體管mp20的柵極，從而改變通過功率輸出PMOS晶體管mp20的電流，使得參考電壓Vref與反饋電壓VFB近似相等，進(jìn)而使得輸出電壓VOUT的電壓值趨于恒定。
[0037]當(dāng)所述LDO電路200的負(fù)載電流上升時(shí)，第二極點(diǎn)由低頻移動(dòng)到高頻。與此同時(shí)，第一節(jié)點(diǎn)Ql的電壓Vg下降，Vg下降使得第一 PMOS晶體管mpl的柵極電壓下降，由此使得所述電流鏡單元20的第一電流Il增大，第二電流12和第三電流13也隨之增大至與第一電流Il相等。第三電流13增大，意味著第五NMOS晶體管mn5漏極到源極的電阻變小，補(bǔ)償電阻Rm2與第五NMOS晶體管mn5并聯(lián)電阻也隨之變小。因此，所述LDO電路200的零點(diǎn)也向高頻移動(dòng)，零點(diǎn)與第二極點(diǎn)同向移動(dòng)能夠保證所述LDO電路200的穩(wěn)定性。
[0038]綜上，在本發(fā)明實(shí)施例提供的LDO電路中，通過增加電流鏡單元使得所述LDO電路在負(fù)載電流變化時(shí)零點(diǎn)能夠與第二極點(diǎn)同向移動(dòng)，保證所述LDO電路在負(fù)載電流變化時(shí)也能夠穩(wěn)定工作，即使負(fù)載電流在瞬間急劇增大，也不會(huì)影響所述LDO電路的正常工作。
[0039]上述描述僅是對(duì)本發(fā)明較佳實(shí)施例的描述，并非對(duì)本發(fā)明范圍的任何限定，本發(fā)明領(lǐng)域的普通技術(shù)人員根據(jù)上述揭示內(nèi)容做的任何變更、修飾，均屬于權(quán)利要求書的保護(hù)范圍。
【權(quán)利要求】
1.一種LDO電路，其特征在于，包括:差分放大器、功率輸出PMOS晶體管、電流鏡單元、第一電阻和第二電阻； 其中，所述第一電阻和第二電阻串聯(lián)于所述功率輸出PMOS晶體管的漏極與地之間，所述差分放大器的正向輸入端連接于所述第一電阻和第二電阻之間，所述電流鏡單元和所述功率輸出PMOS晶體管的柵極均與所述差分放大器的輸出端連接，所述功率輸出PMOS晶體管的漏極與所述第一電阻連接，所述功率輸出PMOS晶體管的漏極與所述第一電阻之間形成第二節(jié)點(diǎn)，所述第二節(jié)點(diǎn)與所述LDO電路的輸出端連接。
2.如權(quán)利要求1所述的LDO電路，其特征在于，所述電流鏡單元包括第一PMOS晶體管、第二 PMOS晶體管、第三PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管、第四NMOS晶體管和第五NMOS晶體管； 所述第一 PMOS晶體管、第四NMOS晶體管和第五NMOS晶體管的柵極與所述第三PMOS晶體管和第五NMOS晶體管的漏極均與所述差分放大器的輸出端連接，所述第一 NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的柵極以及所述第一 NMOS晶體管的漏極均與所述第一 PMOS晶體管的漏極連接，所述第一 NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的源極均接地，所述第二 PMOS晶體管和第三PMOS晶體管的柵極以及所述第二 PMOS晶體管的漏極均與所述第四NMOS晶體管的漏極連接，所述第二 NMOS晶體管的漏極與所述第四NMOS晶體管的源極連接，所述第三NMOS晶體管的漏極與所述第五NMOS晶體管的源極連接。
3.如權(quán)利要求2所述的LDO電路，其特征在于，所述第一NMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的尺寸均相等。
4.如權(quán)利要求2所述的LDO電路，其特征在于，所述第四NMOS晶體管和第五NMOS晶體管的尺寸相等，所述第二 PMOS晶體管和第三PMOS晶體管的尺寸相等。
5.如權(quán)利要求1所述的LDO電路，其特征在于，還包括:補(bǔ)償電阻和密勒電容； 所述補(bǔ)償電阻和密勒電容串聯(lián)并位于所述第二節(jié)點(diǎn)與所述差分放大器的輸出端之間； 所述功率輸出PMOS晶體管的柵極與所述補(bǔ)償電阻之間形成第一節(jié)點(diǎn)。
6.如權(quán)利要求5所述的LDO電路，其特征在于，所述補(bǔ)償電阻與所述第五NMOS晶體管并聯(lián)。
7.如權(quán)利要求6所述的LDO電路，其特征在于，所述差分放大器的反向輸入端連接一參考電壓，所述功率輸出PMOS晶體管、第一 PMOS晶體管、第二 PMOS晶體管和第三PMOS晶體管的源極均與一電源電壓連接。
8.如權(quán)利要求1所述的LDO電路，其特征在于，所述LDO電路為無(wú)電容型LDO電路。
【文檔編號(hào)】G05F1/56GK103838290SQ201410098539
【公開日】2014年6月4日 申請(qǐng)日期:2014年3月17日 優(yōu)先權(quán)日:2014年3月17日
【發(fā)明者】徐光磊 申請(qǐng)人:上海華虹宏力半導(dǎo)體制造有限公司