一種低壓差線性穩(wěn)壓器的制造方法
【專利摘要】本發(fā)明提供了一種低壓差線性穩(wěn)壓器，包括線性穩(wěn)壓器、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一電容、第二電容及倒相放大器；所述第一PMOS管的漏極分別與第二PMOS管的源極相連接，第一PMOS管的源極與線性穩(wěn)壓器相連接，第一PMOS管的漏極與源極之間通過第二電容相連接，第二PMOS管的漏極與第一NMOS管的漏極相連接，第一NMOS管的源極與第二NMOS管的漏極相連接，第二NMOS管的源極與漏極之間通過第一電容相連接，第二NMOS管的源極接地；所述倒相放大器的輸入端分別與第二PMOS管的柵極、第一NMOS管的柵極相連接，倒相放大器的輸出端分別與第一PMOS管的柵極、第二NMOS管的柵極相連接。本發(fā)明可以有效降低輸出電壓的電壓波動。
【專利說明】一種低壓差線性穩(wěn)壓器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種穩(wěn)壓器，具體涉及一種低壓差線性穩(wěn)壓器。
【背景技術(shù)】
[0002]隨著JEDEC接口標(biāo)準(zhǔn)的不斷升級，DRAM的時鐘頻率不斷升高。DRAM內(nèi)部邏輯電路所消耗的電流也在不斷增大。同時DRAM工藝特征尺寸不斷減小，芯片面積也在不斷壓縮中，這就對DRAM中的用于邏輯電路供電的線性穩(wěn)壓器的設(shè)計提出了挑戰(zhàn)。目前DRAM中所用的線性穩(wěn)壓器為了達(dá)到電壓波動較小的目標(biāo)，多采用增大穩(wěn)壓器自身運放的靜態(tài)功耗來提高線性穩(wěn)壓性本身的反應(yīng)速度，或者是增大線性穩(wěn)壓器輸出電壓網(wǎng)絡(luò)上的片內(nèi)電容以減小電壓的波動。
[0003]例如專利號為200510064624.0的快速回復(fù)的低壓降線性穩(wěn)壓器中提到通過檢測輸出電流的大小，來調(diào)整第二級運放的偏置電流來加快線性穩(wěn)壓器的回復(fù)。這種做法的弊端在于:當(dāng)輸出電流較大時，第二級運放的靜態(tài)功耗會增大，增大整體增大線性穩(wěn)壓器的靜態(tài)功耗，并且額外引入的電流檢測電路，增加了設(shè)計的復(fù)雜性，占用了額外的面積。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點，本發(fā)明一種低壓差線性穩(wěn)壓器，該穩(wěn)壓器有效的降低負(fù)載電流增大或者減少時輸出電壓的電壓波動。
[0005]為達(dá)到上述目的，本發(fā)明所述的低壓差線性穩(wěn)壓器包括線性穩(wěn)壓器、第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第一電容、第二電容及倒相放大器；
[0006]所述第一 PMOS管的漏極分別與第二 PMOS管的源極相連接，第一 PMOS管的源極與線性穩(wěn)壓器相連接，第一 PMOS管的漏極與源極之間通過第二電容相連接，第二 PMOS管的漏極與第一 NMOS管的漏極相連接，第一 NMOS管的源極與第二 NMOS管的漏極相連接，第二NMOS管的源極與漏極之間通過第一電容相連接，第二 NMOS管的源極接地；
[0007]所述倒相放大器的輸入端分別與第二 PMOS管的柵極、第一 NMOS管的柵極相連接，倒相放大器的輸出端分別與第一 PMOS管的柵極、第二 NMOS管的柵極相連接。
[0008]所述線性穩(wěn)壓器包括輸入端口、輸出端口、運算放大器、第三PMOS管、第一電阻、第二電阻、第三電容及恒流源；
[0009]所述運算放大器的反向輸入端與輸入端口相連接，運算放大器的輸出端與第三PMOS管的柵極相連接，第三PMOS管的源極與第一 PMOS管的源極相連接，第三PMOS管的漏極分別與運算放大器的同相輸入端、第一電阻的一端、第二電阻的一端、恒流源的輸入端、以及輸出端口相連接，第一電阻的另一端接地，第二電阻的另一端與第三電容串聯(lián)連接后接地，恒流源的輸出端接地。
[0010]所述第一電容一端的電壓及第二電容一端的電壓從零切換到高電平時或者從高電平切換到零時，第一電容另一端的電壓及第二電容另一端的電壓會被動態(tài)拉高或者拉低，并導(dǎo)致第三PMOS管的輸出電流作出相應(yīng)的響應(yīng)。[0011]本發(fā)明具有以下有益效果:
[0012]本發(fā)明所述的低壓差線性穩(wěn)壓器隨著負(fù)載電流從無到有的切換，線性穩(wěn)壓器中第三PMOS的柵極由于第一電容及第二電容被耦合到了一個負(fù)向的脈沖，致使其第三PMOS管的柵端電壓瞬態(tài)降低，第三PMOS的輸出電流增大，線性穩(wěn)壓器對于負(fù)載電流的變化做出快速的反應(yīng)，使輸出電壓的下拉幅度較??；隨著負(fù)載電流從有到無的切換，線性穩(wěn)壓器中的第三PMOS的柵端被耦合到了 一個正向的脈沖，致使第三PMOS管的柵極電壓被瞬態(tài)拉高，第三PMOS管的輸出電流減小，線性穩(wěn)壓器對于負(fù)載電流的減少也做出快速的反應(yīng)，使輸出電壓的上拉幅度較小，從而使線性穩(wěn)壓器無需額外增加靜態(tài)功耗的前提下，實現(xiàn)快速反應(yīng)，同時在保持輸出電容不變的情況下，不管是電壓上拉過程中或者電壓下拉過程中均可降低輸出電壓的電壓波。
【專利附圖】

【附圖說明】
[0013]圖1為本發(fā)明的電路圖；
[0014]圖2為本發(fā)明中下拉過程中線性穩(wěn)壓器的輸出電壓的瞬態(tài)波形圖；
[0015]圖3為本發(fā)明中上拉過程中線性穩(wěn)壓器的輸出電壓的瞬態(tài)波形圖。
【具體實施方式】
[0016]下面結(jié)合附圖對本發(fā)明做進(jìn)一步詳細(xì)描述:
[0017]參考圖2，本發(fā)明所述的低壓差線性穩(wěn)壓器，包括線性穩(wěn)壓器、第一 PMOS管Tl、第二 PMOS管T2、第一 NMOS管T3、第二 NMOS管T4、第一電容Cl、第二電容C2及倒相放大器Ul ;所述第一 PMOS管Tl的漏極分別與第二 PMOS管T2的源極相連接，第一 PMOS管Tl的源極與線性穩(wěn)壓器相連接，第一 PMOS管Tl的漏極與源極之間通過第二電容C2相連接，第二PMOS管T2的漏極與第一 NMOS管T3的漏極相連接，第一 NMOS管T3的源極與第二 NMOS管T4的漏極相連接，第二 NMOS管T4的源極與漏極之間通過第一電容Cl相連接，第二 NMOS管T4的源極接地；所述倒相放大器Ul的輸入端分別與第二 PMOS管T2的柵極、第一 NMOS管T3的柵極相連接，倒相放大器Ul的輸出端分別與第一 PMOS管Tl的柵極、第二 NMOS管T4的柵極相連接。所述第一電容Cl 一端的電壓及第二電容C2—端的電壓從零切換到高電平時或者從高電平切換到零時，第一電容Cl另一端的電壓及第二電容C2另一端的電壓會被動態(tài)拉高或者拉低，并導(dǎo)致第三PMOS管T5的輸出電流作出相應(yīng)的響應(yīng)，提高線性穩(wěn)壓器的反應(yīng)速度。
[0018]所述線性穩(wěn)壓器包括輸入端口、輸出端口、運算放大器、第三PMOS管T5、第一電阻R1、第二電阻R2、第三電容C3及恒流源；所述運算放大器的反向輸入端與輸入端口相連接，運算放大器的輸出端與第三PMOS管T5的柵極相連接，第三PMOS管T5的源極與第一 PMOS管Tl的源極相連接，第三PMOS管T5的漏極分別與運算放大器的同相輸入端、第一電阻Rl的一端、第二電阻R2的一端、恒流源的輸入端、以及輸出端口相連接，第一電阻Rl的另一端接地，第二電阻R2的另一端與第三電容C3串聯(lián)連接后接地，恒流源的輸出端接地。
[0019]參考圖2及圖3，圖2中曲線a為新型線性穩(wěn)壓器，回復(fù)時間小于1ns，曲線b為傳統(tǒng)的線性穩(wěn)壓器，回復(fù)時間大于6ns，圖3中曲線c為新型線性穩(wěn)壓器，回復(fù)時間小于1ns，曲線d為傳統(tǒng)的線性穩(wěn)壓器，回復(fù)時間大于6ns，本發(fā)明所述的低壓差線性穩(wěn)壓器中線性穩(wěn)壓器的負(fù)載電流從無到有進(jìn)行切換，線性穩(wěn)壓器中第三PMOS管T5的柵極由于第一電容Cl及第二電容C2與倒相放大器Ul的輸出端相連接，致使第三PMOS管T5的柵極電壓瞬態(tài)降低，第三PMOS管T5的輸出電流增大，線性穩(wěn)壓器對于負(fù)載電流的變化做出快速的反應(yīng)，在同樣的負(fù)載電容情況下，輸出電壓的下拉幅度較小。隨著負(fù)載電流從有到無的切換，線性穩(wěn)壓器中第三PMOS管T5的柵極由于第一電容Cl及第二電容C2直接與倒相放大器Ul的輸入端相連接，從而致使第三PMOS管T5的柵極電壓被瞬態(tài)拉高，第三PMOS管T5的輸出電流減小，線性穩(wěn)壓器對于負(fù)載電流的減少也做出快速的反應(yīng)，輸出電壓的上拉幅度較小。
【權(quán)利要求】
1.一種低壓差線性穩(wěn)壓器，其特征在于，包括線性穩(wěn)壓器、第一PMOS管(Tl)、第二PMOS管(T2)、第一 NMOS管(T3)、第二 NMOS管(T4)、第一電容(Cl)、第二電容(C2)及倒相放大器(Ul)； 所述第一 PMOS管(Tl)的漏極與第二 PMOS管(T2)的源極相連接，第一 PMOS管(Tl)的源極與線性穩(wěn)壓器相連接，第一 PMOS管(Tl)的漏極與源極之間通過第二電容(C2)相連接，第二 PMOS管(T2)的漏極與第一 NMOS管(T3)的漏極相連接，第一 NMOS管(T3)的源極與第二 NMOS管(T4)的漏極相連接，第二 NMOS管(T4)的源極與漏極之間通過第一電容(Cl)相連接，第二 NMOS管(T4)的源極接地； 所述倒相放大器(Ul)的輸入端分別與第二 PMOS管(T2)的柵極、第一 NMOS管(T3)的柵極相連接，倒相放大器(Ul)的輸出端分別與第一 PMOS管(Tl)的柵極、第二 NMOS管(T4)的柵極相連接。
2.根據(jù)權(quán)利要求1所述的低壓差線性穩(wěn)壓器，其特征在于，所述線性穩(wěn)壓器包括輸入端口、輸出端口、運算放大器、第三PMOS管(T5)、第一電阻(Rl)、第二電阻(R2)、第三電容(C3)及恒流源； 所述運算放大器的反向輸入端與輸入端口相連接，運算放大器的輸出端與第三PMOS管(T5)的柵極相連接，第三PMOS管(T5)的源極與第一 PMOS管(Tl)的源極相連接，第三PMOS管(T5)的漏極分別與運算放大器的同相輸入端、第一電阻(Rl)的一端、第二電阻(R2)的一端、恒流源的輸入端、以及輸出端口相連接，第一電阻(Rl)的另一端接地，第二電阻(R2)的另一端與第三電容(C3)串聯(lián)連接后接地，恒流源的輸出端接地。
3.根據(jù)權(quán)利要求1所述的低壓差線性穩(wěn)壓器，其特征在于，所述第一電容(Cl)一端的電壓及第二電容(C2) —端的電壓從零切換到高電平時或者從高電平切換到零時，第一電容(Cl)另一端的電壓及第二電容(C2)另一端的電壓會被動態(tài)拉高或者拉低，并導(dǎo)致第三P M O S管(T5)的輸出電流作出相應(yīng)的響應(yīng)。
【文檔編號】G05F1/56GK103543781SQ201310521445
【公開日】2014年1月29日 申請日期:2013年10月29日 優(yōu)先權(quán)日:2013年10月29日
【發(fā)明者】賈雪絨 申請人:西安華芯半導(dǎo)體有限公司