專利名稱：高速數(shù)據(jù)處理器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及到一種高速數(shù)據(jù)處理器。
背景技術(shù)：
當前，單片機控制系統(tǒng)已經(jīng)廣泛地應用在家庭、工業(yè)等各個領(lǐng)域，但這些嵌入式系統(tǒng)大多數(shù)還是單獨應用，與外界通訊主要還是通過串口或者其他如485、CAN等專用接口實現(xiàn)的。隨著計算機技術(shù)和網(wǎng)絡技術(shù)的發(fā)展，網(wǎng)絡通訊已日趨普遍，網(wǎng)絡通訊的優(yōu)點在于可以利用成熟的網(wǎng)絡協(xié)議，能夠?qū)崿F(xiàn)快速的遠程數(shù)據(jù)交互，所以設(shè)備與外界通過網(wǎng)絡進行通訊已經(jīng)越來越重要，一般都通過接口芯片實現(xiàn)設(shè)備和外界的連接，但是現(xiàn)有的芯片處理能力不夠，特別是應用在高速數(shù)據(jù)采集領(lǐng)域時，很難達到要求。
實用新型內(nèi)容本實用新型的目的在于克服上述現(xiàn)有技術(shù)的缺點和不足，提供一種高速數(shù)據(jù)處理器，解決現(xiàn)有技術(shù)在傳輸高速數(shù)據(jù)方便不理想的弊端。本實用新型的目的通過下述技術(shù)方案實現(xiàn)高速數(shù)據(jù)處理器，包括第一處理器、第二處理器和采集控制器，所述的第一處理器和第二處理器都連接到采集控制器上，所述的第一處理器和第二處理器之間通過Rapldio串口連接，第一處理器上還連接有第一 PHY模塊，第二處理器連接有PCI插槽和第二 PHY模塊，所述的采集控制器上設(shè)置有多個信號采集端口，所述的第一 PHY模塊和第二 PHY模塊上都設(shè)置有四個以太網(wǎng)端口。所述的第一處理器上提供有SATA接口。所述的第一處理器和第二處理器上都連接有EEPROM存儲器。所述的第一處理器和第二處理器上都連接有實時鐘模塊。本實用新型的有益效果是采用FPGA控制處理兩片處理器的輸入端口，該FPGA有多個高速數(shù)據(jù)通道和予處理能力，采用雙處理器使得本裝置的數(shù)據(jù)處理能力大大增強，使得本裝置能夠廣泛用于雷達前端、高速數(shù)據(jù)采集等領(lǐng)域。

圖I為本實用新型的結(jié)構(gòu)框圖。
具體實施方式
下面結(jié)合實施例對本實用新型作進一步的詳細說明，但是本實用新型的結(jié)構(gòu)不僅限于以下實施例實施例如圖I所示，高速數(shù)據(jù)處理器，包括第一處理器、第二處理器和采集控制器，所述的第一處理器和第二處理器都連接到采集控制器上，所述的第一處理器和第二處理器之間通過Rapldio串口連接，第一處理器上還連接有第一 PHY模塊，第二處理器連接有PCI插槽和第二 PHY模塊，PCI插槽用于連接外部的PCI設(shè)備，所述的采集控制器上設(shè)置有多個信號采集端口，該信號采集端口為Rocket I/O接口，可以采集視頻、音頻等多種數(shù)據(jù)，還具有高速傳輸?shù)奶匦?，所述的第?PHY模塊和第二 PHY模塊上都設(shè)置有四個以太網(wǎng)端口。所述的第一處理器上提供有SATA接口，用于連接外部硬盤。所述的第一處理器和第二處理器上都連接有EEPROM存儲器，EEPROM存儲器在斷電保證數(shù)據(jù)不丟失。所述的第一處理器和第二處理器上都連接有實時鐘模塊，實時鐘模塊采用RX8025-T芯片，為整個系統(tǒng)提供精確的時間。本實施例中，第一處理器和第二處理器都采用型號為MPC8548處理器，是基于Freescale (飛思卡爾)的PowerPC架構(gòu)的PowerQuicc III處理器,其強大的處理能力特別適合于高速低時延的處理；第一 PHY模塊和第二 PHY模塊采用AClOl-TF芯片；采集控制器采用型號為XC5VFX70T的FPGA，該FPGA帶有多個高速數(shù)據(jù)通道和予處理能力?！?br> 權(quán)利要求1.高速數(shù)據(jù)處理器，其特征在于，包括第一處理器、第二處理器和采集控制器，所述的第一處理器和第二處理器都連接到采集控制器上，所述的第一處理器和第二處理器之間通過Rapldio串口連接，第一處理器上還連接有第一 PHY模塊，第二處理器連接有PCI插槽和第二 PHY模塊，所述的采集控制器上設(shè)置有多個信號采集端口，所述的第一 PHY模塊和第二PHY模塊上都設(shè)置有四個以太網(wǎng)端口。
2.根據(jù)權(quán)利要求I所述的高速數(shù)據(jù)處理器，其特征在于，所述的第一處理器上提供有SATA 接口。
3.根據(jù)權(quán)利要求2所述的高速數(shù)據(jù)處理器，其特征在于，所述的第一處理器和第二處理器上都連接有EEPROM存儲器。
4.根據(jù)權(quán)利要求3所述的高速數(shù)據(jù)處理器，其特征在于，所述的第一處理器和第二處理器上都連接有實時鐘模塊。
專利摘要本實用新型公開了一種高速數(shù)據(jù)處理器，包括第一處理器、第二處理器和采集控制器，所述的第一處理器和第二處理器都連接到采集控制器上，所述的第一處理器和第二處理器之間通過Rapldio串口連接，第一處理器上還連接有第一PHY模塊，第二處理器連接有PCI插槽和第二PHY模塊，所述的采集控制器上設(shè)置有信號采集端口，所述的第一PHY模塊和第二PHY模塊上都設(shè)置有四個以太網(wǎng)端口。本實用新型的有益效果采用FPGA控制處理兩片處理器的輸入端口，該FPGA有多個高速數(shù)據(jù)通道和予處理能力，采用雙處理器使得本裝置的數(shù)據(jù)處理能力大大增強，使得本裝置能夠廣泛用于雷達前端、高速數(shù)據(jù)采集等領(lǐng)域。
文檔編號G05B19/042GK202720481SQ20122041789
公開日2013年2月6日 申請日期2012年8月22日 優(yōu)先權(quán)日2012年8月22日
發(fā)明者高文武, 黃云全, 李培, 劉德偉, 沈仁華, 杜鷹 申請人:成都愛斯頓測控技術(shù)有限公司