專(zhuān)利名稱(chēng)：一種飛控計(jì)算機(jī)的便攜式監(jiān)控調(diào)試系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及飛行器的監(jiān)控調(diào)試技術(shù)領(lǐng)域，具體涉及一種飛控計(jì)算機(jī)的監(jiān)控調(diào)試系統(tǒng)。
背景技術(shù)：
飛控計(jì)算機(jī)是戰(zhàn)術(shù)飛行武器控制系統(tǒng)的核心部件，用來(lái)實(shí)現(xiàn)綜合信息處理、制導(dǎo)律計(jì)算、駕駛儀控制、舵系統(tǒng)控制、對(duì)準(zhǔn)與導(dǎo)航計(jì)算、制導(dǎo)-引爆一體化信息處理等，其信息處理能力直接影響戰(zhàn)術(shù)飛行武器的控制性能，一般采用高性能的DSP (數(shù)字信號(hào)處理器)芯片完成繁重的信息交互和數(shù)據(jù)處理工作。飛控計(jì)算機(jī)作為一個(gè)完整的數(shù)字信號(hào)處理系統(tǒng)，一般由DSP芯片CPU模塊、時(shí)鐘電路、程序存儲(chǔ)器ROM、數(shù)據(jù)存儲(chǔ)器RAM、I/O接口和電源模塊等組成。 集成開(kāi)發(fā)環(huán)境可以幫助設(shè)計(jì)者開(kāi)發(fā)基于DSP的飛控計(jì)算機(jī)應(yīng)用系統(tǒng)，它可以在飛控計(jì)算機(jī)整個(gè)生命周期內(nèi)，尤其在設(shè)計(jì)研制階段，為設(shè)計(jì)者提供一個(gè)靈活、方便的監(jiān)控調(diào)試工具，幫助設(shè)計(jì)者檢測(cè)硬件電路及軟件程序中存在的問(wèn)題，完成對(duì)飛控計(jì)算機(jī)軟件、硬件的調(diào)試和系統(tǒng)的綜合。目前，基于DSP的飛控計(jì)算機(jī)開(kāi)發(fā)系統(tǒng)主要有兩種實(shí)現(xiàn)方式仿真器在線仿真方式和計(jì)算機(jī)內(nèi)插卡方式。其中，仿真器在線仿真方式是將仿真器的CPU仿真插頭插在目標(biāo)板上，利用仿真器的CPU、存儲(chǔ)器等硬件資源，以及調(diào)試軟件資源，完成對(duì)用戶目標(biāo)板軟硬件的調(diào)試。這種方式的仿真器一般由廠家提供，價(jià)格較為昂貴，且無(wú)法借助仿真器排除目標(biāo)板的硬件故障，同時(shí)，由于DSP的高速性要求仿真頭電纜盡量短，這就給在實(shí)際聯(lián)調(diào)或外場(chǎng)實(shí)驗(yàn)中監(jiān)控調(diào)試飛控計(jì)算機(jī)系統(tǒng)帶來(lái)極大的不便。計(jì)算機(jī)內(nèi)插卡方式采用最普及的PC及其兼容機(jī)來(lái)開(kāi)發(fā)DSP，形成以PC機(jī)為主機(jī)、以DSP為從機(jī)的主從式開(kāi)發(fā)系統(tǒng)，PC機(jī)與DSP采用共享存儲(chǔ)器方式交換信息，并能利用PC機(jī)的軟硬件資源和外圍設(shè)備。這種主從式開(kāi)發(fā)系統(tǒng)不能脫離主機(jī)，調(diào)試時(shí)需要打開(kāi)計(jì)算機(jī)機(jī)箱，仿真頭電纜不能太長(zhǎng)，這些問(wèn)題使得其運(yùn)輸攜帶困難，限制了其在外場(chǎng)調(diào)試中的使用。
發(fā)明內(nèi)容本發(fā)明創(chuàng)造所要解決的技術(shù)問(wèn)題是利用FPGA技術(shù)為飛控計(jì)算機(jī)提供一種便攜式監(jiān)控調(diào)試系統(tǒng)，該系統(tǒng)結(jié)構(gòu)緊湊，體積較小，運(yùn)輸攜帶方便，并且造價(jià)經(jīng)濟(jì)，適合于在線聯(lián)調(diào)或外場(chǎng)實(shí)驗(yàn)中使用。本發(fā)明創(chuàng)造為解決其技術(shù)問(wèn)題所采用的技術(shù)方案為一種飛控計(jì)算機(jī)的便攜式監(jiān)控調(diào)試系統(tǒng)，包括PC機(jī)、調(diào)試模塊和連接電纜，調(diào)試模塊連接在PC機(jī)和被調(diào)試的飛控計(jì)算機(jī)之間；連接電纜包括USB電纜、USB-Blaster電纜和調(diào)試電纜；調(diào)試模塊包括FPGA電路單元、JTAG配置電路單元、USB接口電路單元和電平轉(zhuǎn)換接口電路單元，其中，PC機(jī)與調(diào)試模塊的USB接口電路單元通過(guò)USB電纜連接，且通過(guò)USB電纜連接的USB接口實(shí)現(xiàn)PC機(jī)與調(diào)試模塊間的通信；PC機(jī)與調(diào)試模塊的JTAG配置電路單元通過(guò)USB-Blaster電纜連接，且通過(guò)USB-Blaster電纜連接的USB接口實(shí)現(xiàn)PC機(jī)向調(diào)試模塊下載編譯好的FPGA程序；飛控計(jì)算機(jī)的調(diào)試接口與調(diào)試模塊的電平轉(zhuǎn)換接口電路單元通過(guò)調(diào)試電纜連接，且通過(guò)調(diào)試電纜實(shí)現(xiàn)飛控計(jì)算機(jī)與調(diào)試模塊間的通信；FPGA電路單元與USB接口電路單元和電平轉(zhuǎn)換接口電路單元相連，建立PC機(jī)與飛控計(jì)算機(jī)的通信，實(shí)現(xiàn)PC機(jī)監(jiān)測(cè)飛控計(jì)算機(jī)系統(tǒng)的運(yùn)行狀態(tài)和調(diào)試飛控計(jì)算機(jī)；當(dāng)飛控計(jì)算機(jī)改變時(shí)，PC機(jī)向調(diào)試模塊下載相應(yīng)的FPGA程序，修改FPGA電路單元中的控制邏輯，使調(diào)試模塊輸出的信號(hào)與飛控計(jì)算機(jī)的調(diào)試接口信號(hào)定義相對(duì)應(yīng)。進(jìn)一步，調(diào)試模塊還包括SRAM電路單元、EPCS串行配置電路單元、電源和復(fù)位電路單元和時(shí)鐘輸入和配置電路單元。進(jìn)一步，PC機(jī)與飛控計(jì)算機(jī)通信時(shí)，F(xiàn)PGA電路單元通過(guò)USB接口電路單元接收PC機(jī)的命令，對(duì)命令解析，并且將解析結(jié)果通過(guò)電平轉(zhuǎn)換接口電路單元發(fā)送到飛控計(jì)算機(jī)；FPGA電路單元通過(guò)電平轉(zhuǎn)換接口電路單元接收飛控計(jì)算機(jī)返回的數(shù)據(jù)，通過(guò)USB接口電路單元上傳到PC機(jī)。進(jìn)一步，F(xiàn)PGA電路單元對(duì)對(duì)命令解析時(shí)，將命令判斷為編程調(diào)試命令和運(yùn)行調(diào)試命令。進(jìn)一步，編程調(diào)試命令包括ROM讀、ROM寫(xiě)、RAM讀、RAM寫(xiě)、I/O讀和數(shù)據(jù)擦除。進(jìn)一步，運(yùn)行調(diào)試命令包括斷點(diǎn)設(shè)置、斷點(diǎn)運(yùn)行、單步停止、單步運(yùn)行和調(diào)試復(fù)位。進(jìn)一步，執(zhí)行編程調(diào)試命令時(shí)，調(diào)試模塊將飛控計(jì)算機(jī)處理器設(shè)置為掛起狀態(tài)；執(zhí)行運(yùn)行調(diào)試命令時(shí)，調(diào)試模塊將飛控計(jì)算機(jī)處理器設(shè)置為單步狀態(tài)。在本發(fā)明創(chuàng)造中，硬件部分僅用來(lái)實(shí)現(xiàn)信號(hào)的連接和電氣轉(zhuǎn)換，而信號(hào)的監(jiān)控、調(diào)試和顯示等功能主要由系統(tǒng)軟件實(shí)現(xiàn)，這種功能軟件化使得系統(tǒng)研制開(kāi)發(fā)靈活，修改方便。同時(shí)，通過(guò)在一體化設(shè)計(jì)的調(diào)試模塊中采用可配置連接的FPGA電路單元，當(dāng)飛控計(jì)算機(jī)采用不同的微處理器時(shí)，只需要修改FPGA電路單元中的控制邏輯，使得所輸出的信號(hào)與被調(diào)試對(duì)象的接口信號(hào)定義相對(duì)應(yīng)，而無(wú)需作任何硬件上的改動(dòng)，從而達(dá)到系統(tǒng)設(shè)計(jì)的通用性和應(yīng)用上的可擴(kuò)展性。在本發(fā)明創(chuàng)造中，PC機(jī)與調(diào)試模塊使用USB接口交換數(shù)據(jù)，采用USB接口是考慮到其通信速度快、支持即插即用和熱插拔、連接簡(jiǎn)單且使用方便。PC機(jī)上的用戶監(jiān)控程序通過(guò)USB接口實(shí)現(xiàn)監(jiān)測(cè)飛控計(jì)算機(jī)系統(tǒng)的運(yùn)行狀態(tài)和向調(diào)試模塊傳輸調(diào)試控制命令。調(diào)試模塊上的飛控調(diào)試程序通過(guò)USB接口接收調(diào)試控制命令實(shí)現(xiàn)對(duì)飛控計(jì)算機(jī)的調(diào)試，并向PC機(jī)上傳調(diào)試結(jié)果。在本發(fā)明創(chuàng)造中，F(xiàn)PGA調(diào)試操作飛控計(jì)算機(jī)處理器是通過(guò)程序流來(lái)實(shí)現(xiàn)的，其中，編程調(diào)試操作類(lèi)型包括ROM讀、ROM寫(xiě)、RAM讀、RAM寫(xiě)、I/O讀和數(shù)據(jù)擦除等，運(yùn)行調(diào)試操作類(lèi)型包括斷點(diǎn)設(shè)置、斷點(diǎn)運(yùn)行、單步停止、單步運(yùn)行和調(diào)試復(fù)位等。飛控計(jì)算機(jī)處理器內(nèi)部程序流狀態(tài)包括正常狀態(tài)、掛起狀態(tài)和單步狀態(tài)，相應(yīng)的編程調(diào)試在掛起狀態(tài)下完成，而運(yùn)行調(diào)試在單步狀態(tài)下完成。與現(xiàn)有的技術(shù)相比，本發(fā)明創(chuàng)造提供的監(jiān)控調(diào)試系統(tǒng)具有以下優(yōu)點(diǎn)I、系統(tǒng)架構(gòu)簡(jiǎn)單，體積小巧，便于攜帶，適用于基于DSP處理器的飛控計(jì)算機(jī)系統(tǒng)軟硬件聯(lián)調(diào)和外場(chǎng)實(shí)驗(yàn)等場(chǎng)合。[0022]2、系統(tǒng)監(jiān)控調(diào)試功能軟件化，配置靈活，對(duì)于不同的被調(diào)試對(duì)象，只需要修改FPGA電路單元中的控制邏輯，而無(wú)需作任何硬件上的改動(dòng)，從而達(dá)到系統(tǒng)設(shè)計(jì)的通用性和應(yīng)用上的可擴(kuò)展性。3、PC機(jī)與調(diào)試模塊通信采用多功能高速USB2. O控制芯片，內(nèi)部集成有USB協(xié)議引擎，工作于同步FIFO 模式，使用了 FIFO機(jī)制數(shù)據(jù)交換，從而提高了數(shù)據(jù)的傳輸速度，減輕了處理器的負(fù)擔(dān)，優(yōu)化了 FPGA的資源。4、本系統(tǒng)監(jiān)控調(diào)試功能齊全，便于檢測(cè)飛控計(jì)算機(jī)的硬件電路及軟件程序中存在的問(wèn)題。其中，編程調(diào)試操作類(lèi)型包括ROM讀、ROM寫(xiě)、RAM讀、RAM寫(xiě)、I/O讀和數(shù)據(jù)擦除等，運(yùn)行調(diào)試操作類(lèi)型包括斷點(diǎn)設(shè)置、斷點(diǎn)運(yùn)行、單步停止、單步運(yùn)行和調(diào)試復(fù)位等。

此處所說(shuō)明的附圖用來(lái)提供對(duì)本發(fā)明創(chuàng)造的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分。示意性實(shí)施例及其說(shuō)明用于解釋本發(fā)明創(chuàng)造，并不構(gòu)成對(duì)本發(fā)明創(chuàng)造的不當(dāng)限定。所給附圖中圖I為本發(fā)明創(chuàng)造一個(gè)實(shí)施例的飛控計(jì)算機(jī)監(jiān)控調(diào)試系統(tǒng)結(jié)構(gòu)框圖；圖2為本發(fā)明創(chuàng)造一個(gè)實(shí)施例的監(jiān)控調(diào)試系統(tǒng)調(diào)試模塊結(jié)構(gòu)示意圖；圖3為本發(fā)明創(chuàng)造一個(gè)實(shí)施例的調(diào)試模塊USB接口電路原理圖；圖4為本發(fā)明創(chuàng)造一個(gè)實(shí)施例的FPGA內(nèi)USB接口控制狀態(tài)機(jī)轉(zhuǎn)移圖；圖5為本發(fā)明創(chuàng)造一個(gè)實(shí)施例的PC機(jī)上用戶監(jiān)控程序流程圖；圖6為本發(fā)明創(chuàng)造一個(gè)實(shí)施例的FPAG中飛控調(diào)試程序流程圖。
具體實(shí)施方式
以下將結(jié)合附圖和具體實(shí)施例，來(lái)進(jìn)一步說(shuō)明本發(fā)明創(chuàng)造。圖I給出了根據(jù)本發(fā)明創(chuàng)造一個(gè)實(shí)施例的飛控計(jì)算機(jī)監(jiān)控調(diào)試系統(tǒng)組成情況，包括PC機(jī)(筆記本式)101、調(diào)試模塊102、被調(diào)試的飛控計(jì)算機(jī)系統(tǒng)103以及連接電纜。其中，調(diào)試模塊102連接在PC機(jī)101和被調(diào)試的飛控計(jì)算機(jī)系統(tǒng)103之間，調(diào)試模塊102包括與調(diào)試對(duì)象可配置連接的FPGA電路單元204，PC機(jī)101與調(diào)試模塊102之間通過(guò)USB電纜211通信、通過(guò)USB-Blaster電纜212下載已編譯好的FPGA程序，調(diào)試模塊102與飛控計(jì)算機(jī)103之間采用調(diào)試電纜213連接。同時(shí)，系統(tǒng)用戶監(jiān)控軟件在PC機(jī)上實(shí)現(xiàn)，F(xiàn)PGA調(diào)試軟件下載到調(diào)試模塊上運(yùn)行。優(yōu)選地，PC機(jī)101與調(diào)試模塊102之間通過(guò)USB電纜211進(jìn)行數(shù)據(jù)通信，位于PC機(jī)101端為A型USB接口，而位于調(diào)試模塊102端為B型USB接口 201 ;兩者通過(guò)USB-Blaster電纜212下載已編譯好的FPGA程序，位于PC機(jī)101端為A型USB接口，而調(diào)試模塊102端與FPGA的10芯JTAG (Joint Test Action Group,聯(lián)合測(cè)試行動(dòng)組織)接口相連。調(diào)試模塊102與被調(diào)試的飛控計(jì)算機(jī)103之間采用調(diào)試電纜213連接，實(shí)現(xiàn)地址、數(shù)據(jù)和控制信號(hào)的交互，調(diào)試模塊102端為間距I. 27mm雙排分布的64芯接插件206，型號(hào)為JL10B64Z/JL10H64T ;飛控計(jì)算機(jī)103端為間距I. 27mm三排分布的96芯接插件301，型號(hào)為JL10B96Z/JL10H96T。在本實(shí)施例中，通過(guò)在一體化設(shè)計(jì)的調(diào)試模塊102中采用可配置連接的FPGA電路單元204，當(dāng)飛控計(jì)算機(jī)103采用不同的微處理器時(shí)，只需要修改FPGA電路單元204中的控制邏輯，使得所輸出的信號(hào)與被調(diào)試對(duì)象的接口信號(hào)定義相對(duì)應(yīng)，而無(wú)需作任何硬件上的改動(dòng)，從而達(dá)到系統(tǒng)設(shè)計(jì)的通用性和應(yīng)用上的可擴(kuò)展性。[0036]圖2給出了根據(jù)本發(fā)明創(chuàng)造一個(gè)實(shí)施例的監(jiān)控調(diào)試系統(tǒng)調(diào)試模塊結(jié)構(gòu)示意圖，包括FPGA電路單元204、USB接口電路單元202、FPGA配置電路單元中的JTAG配置電路單元210、SRAM電路單元209、復(fù)位電路單元即EPCS串行配置電路單元203、電源和復(fù)位電路單元208、時(shí)鐘輸入和配置電路單元205、電平轉(zhuǎn)換接口單元207。優(yōu)選地，F(xiàn)PGA電路單元204采用Altera公司高性能的Cyclone III FPGA芯片EP3C25Q240C8。該芯片擁有25K的邏輯單元(LE)，66個(gè)M9K嵌入式存儲(chǔ)器模塊，66個(gè)18 X 18乘法器，4個(gè)鎖相環(huán)(PLL)，215個(gè)用戶I/O等豐富的硬件資源。因此，其內(nèi)部嵌入式乘法器能用于完成高速的乘法運(yùn)算，加強(qiáng)了器件的數(shù)字處理能力；嵌入式存儲(chǔ)器可以用于進(jìn)行跨時(shí)鐘域的數(shù)據(jù)傳輸操作，極大地提高了系統(tǒng)的靈活性，降低了設(shè)計(jì)的復(fù)雜性；眾多的用戶I/O可實(shí)現(xiàn)與外圍器件的靈活連接。該FPGA芯片為分布式架構(gòu)，其在線可編程特性和數(shù)目眾多的用戶I/O為系統(tǒng)開(kāi)發(fā)和數(shù)字信號(hào)處理提供極大方便。優(yōu)選地，F(xiàn)PGA配置電路單元包括JTAG在線可編程配置、EPCS串行配置和配置方式選擇，一個(gè)器件完整的配置過(guò)程將經(jīng)歷復(fù)位、配置和初始化等3個(gè)過(guò)程。JTAG配置方式可實(shí)現(xiàn)對(duì)FPGA的在線編程，即用· SOF (SRAM Object File)文件來(lái)配置FPGA，但其配置信息掉電即丟失，適合于FPGA程序調(diào)試。JTAG接口是一個(gè)業(yè)界標(biāo)準(zhǔn)，使用IEEE Std 1149.1聯(lián)合邊界掃描接口引腳，包括TDI (數(shù)據(jù)輸入)管腳、TDO (數(shù)據(jù)輸出)管腳、TMS (模式控制)管腳和TCK (信號(hào)時(shí)鐘)管腳，JTAG配置信息直接由Quartus II軟件產(chǎn)生，經(jīng)由下載電纜下載。Altera FPGA基本上都支持JTAG命令來(lái)配置FPGA的方式，而且JTAG配置方式比其他任何方式優(yōu)先級(jí)都高。EPCS串行配置方式采用16MB串行配置芯片EPCS16，通過(guò)JTAG接口把 FPGA 的配置數(shù)據(jù)· JIC (JTAG Indirect Configuration File)文件下載到 EPCS 存儲(chǔ)器中，然后在上電的時(shí)候FPGA會(huì)自動(dòng)地從EPCS中獲得數(shù)據(jù)來(lái)配置FPGA。這種方式配置后，配置信息存儲(chǔ)于配置存儲(chǔ)器EPCS中，掉電不丟失，適合于FPGA程序調(diào)試完成后程序固化。配置方式選擇部分通過(guò)設(shè)置FPGA器件管腳MSEL[2:0]的信號(hào)狀態(tài)，用來(lái)確定配置方式和上電復(fù)位時(shí)間。由于在JTAG模式下可忽略MSEL配置，為了保證配置信息的上電自動(dòng)加載，將FPGA配置方式設(shè)置為Active serial (AS)主動(dòng)串行配置，即將管腳MSEL[2:0]的電平設(shè)置為低/高/低狀態(tài)。優(yōu)選地，SRAM電路單元209采用芯片IS61LV25616AL，為FPGA數(shù)字信號(hào)處理提供數(shù)據(jù)暫存。復(fù)位電路單元203通過(guò)手動(dòng)觸發(fā)方式產(chǎn)生一個(gè)脈寬不小于IOOms的有效復(fù)位脈沖，作為調(diào)試模塊的手動(dòng)異步復(fù)位信號(hào)。電源供給電路單元208既可以通過(guò)USB供電，也可以外接5V DC電源，為調(diào)試模塊提供各種工作電壓如3. 3V、2. 5V、1.2V等。時(shí)鐘輸入電路單元205采用24M有源晶振，為FPGA提供高精度時(shí)鐘。電平轉(zhuǎn)換電路單元207采用電平轉(zhuǎn)換芯片74LVX4245，實(shí)現(xiàn)3. 3V與5. OV電平轉(zhuǎn)換，保證了調(diào)試模塊與飛控計(jì)算機(jī)系統(tǒng)的信號(hào)電平匹配。圖3給出了根據(jù)本發(fā)明創(chuàng)造一個(gè)實(shí)施例的調(diào)試模塊USB接口電路原理圖，采用FTDI公司的多功能高速USB2. O控制芯片F(xiàn)T2232H。FT2232H芯片主要用來(lái)在內(nèi)部硬件邏輯的作用下實(shí)現(xiàn)USB串行數(shù)據(jù)格式與并行數(shù)據(jù)格式的雙向轉(zhuǎn)換。PC機(jī)通過(guò)USB接口與FT2232H進(jìn)行數(shù)據(jù)交換，F(xiàn)T2232H則通過(guò)并行方式與FPGA芯片通信。電路采用+3. 3V供電，電源端增加了去耦和旁路電容以提高電路的抗干擾性能。時(shí)鐘電路采用一個(gè)12MHz晶振及兩個(gè)27pF電容組成。附接一片EEPROM芯片93C46，用于存儲(chǔ)設(shè)備參數(shù)信息，可將每個(gè)器件的通道獨(dú)立配置為異步串行模式、同步FIFO模式或高速串口。本接口將FT2232H設(shè)置為同步FIFO模式，僅涉及A通道，此時(shí)管腳CLKOUT輸出60MHz時(shí)鐘，同步其他信號(hào)，DO D7為數(shù)據(jù)線，RXF#、TXE#、RD#、WR#、OE#為讀寫(xiě)控制線。通過(guò)PWREN#的狀態(tài)可以獲知當(dāng)前USB是否處于掛起狀態(tài)，在掛起狀態(tài)下不可以進(jìn)行讀寫(xiě)操作。[0041]優(yōu)選地，F(xiàn)T2232H是FTDI公司推出的第五代USB-to_UART/FIF0器件，單芯片提供了兩個(gè)支持USB2. O高速規(guī)范且可配置的并行/串行接口，并可工作在異步串口、同步245FIF0、同步位寬等9種模式下；內(nèi)部集成有USB協(xié)議引擎，無(wú)需針對(duì)USB規(guī)范的固件編程；提供經(jīng)微軟認(rèn)證的免版稅的驅(qū)動(dòng)程序，省去了開(kāi)發(fā)驅(qū)動(dòng)的時(shí)間；傳輸速度因配置模式的不同而不同，在單通道同步FIFO模式下傳輸速度大于25MB/S。優(yōu)選地，當(dāng)USB設(shè)備插入PC機(jī)時(shí)操作系統(tǒng)會(huì)請(qǐng)求安裝設(shè)備驅(qū)動(dòng)程序，F(xiàn)TDI公司提供了 USB驅(qū)動(dòng)程序D2XX，能獲得更好的數(shù)據(jù)傳輸性能。PC機(jī)在編寫(xiě)應(yīng)用程序時(shí)，只需調(diào)用動(dòng)態(tài)連接庫(kù)FT2232H. DLL中的函數(shù)，便可完成對(duì)USB接口設(shè)備的讀寫(xiě)操作。優(yōu)選地，F(xiàn)T2232H與FPGA之間的數(shù)據(jù)交互是通過(guò)查詢的方式進(jìn)行的，圖4給出了根據(jù)本發(fā)明創(chuàng)造一個(gè)實(shí)施例的FPGA內(nèi)USB接口控制狀態(tài)機(jī)轉(zhuǎn)移圖。接口控制狀態(tài)機(jī)共有6個(gè)狀態(tài)，包括空閑狀態(tài)Idle、讀USB FIFO狀態(tài)Read_fifo、寫(xiě)USB FIFO狀態(tài)Write_f ifo、命令解析狀態(tài) Command_check、讀 Flash 狀態(tài) Read_f Iash 和寫(xiě) Flash 狀態(tài) Write_f lash,其復(fù)位信號(hào)模式為異步復(fù)位。通過(guò)查詢或控制信號(hào)RXF#、TXE#的狀態(tài)，F(xiàn)T2232H器件工作于同步FIFO模式，與FPGA中的Flash存儲(chǔ)器進(jìn)行數(shù)據(jù)交換。USB接口控制由于使用了 FIFO機(jī)制，從而提高數(shù)據(jù)的傳輸速度，并減輕處理器的負(fù)擔(dān)，優(yōu)化了 FPGA的資源。優(yōu)選地，PC機(jī)通過(guò)用戶程序向調(diào)試模塊下達(dá)調(diào)試控制命令和監(jiān)測(cè)飛控計(jì)算機(jī)處理器的工作狀態(tài)，圖5給出了根據(jù)本發(fā)明創(chuàng)造一個(gè)實(shí)施例的PC機(jī)上用戶監(jiān)控程序流程圖，包括打開(kāi)/關(guān)閉USB設(shè)備、飛控編程調(diào)試命令和飛控運(yùn)行調(diào)試命令。其中，飛控編程調(diào)試命令包括ROM讀、ROM寫(xiě)、RAM讀、RAM寫(xiě)、1/0讀、數(shù)據(jù)擦除和數(shù)據(jù)校驗(yàn)等；飛控運(yùn)行調(diào)試命令包括斷點(diǎn)設(shè)置、斷點(diǎn)運(yùn)行、單步停止、單步運(yùn)行和調(diào)試復(fù)位等。優(yōu)選地，PC機(jī)用戶監(jiān)控程序采用NI公司的LabWindows/CVI軟件平臺(tái)開(kāi)發(fā)，將用匯編語(yǔ)言編寫(xiě)的程序(asm文件)轉(zhuǎn)換成可執(zhí)行的二進(jìn)制文件(BIN文件)，先通過(guò)USB通信下傳至FPGA，然后再由FPGA寫(xiě)命令操作，將其傳送給飛控計(jì)算機(jī)系統(tǒng)。優(yōu)選地，采用Verilog HDL硬件描述語(yǔ)言實(shí)現(xiàn)了對(duì)飛控計(jì)算機(jī)的調(diào)試時(shí)序，并在Quartus II軟件開(kāi)發(fā)工具中綜合編譯然后下載到FPGA中運(yùn)行。圖6給出了根據(jù)本發(fā)明創(chuàng)造一個(gè)實(shí)施例的FPAG中飛控調(diào)試程序流程圖。FPGA飛控調(diào)試程序通過(guò)USB接口獲得到PC機(jī)的調(diào)試命令，然后對(duì)調(diào)試命令進(jìn)行解析，判斷調(diào)試命令類(lèi)型和相應(yīng)的調(diào)試操作，其中可處理的編程調(diào)試操作類(lèi)型包括ROM讀、ROM寫(xiě)、RAM讀、RAM寫(xiě)、1/0讀和數(shù)據(jù)擦除等，運(yùn)行調(diào)試操作類(lèi)型包括斷點(diǎn)設(shè)置、斷點(diǎn)運(yùn)行、單步停止、單步運(yùn)行和調(diào)試復(fù)位等。相應(yīng)的調(diào)試操作通過(guò)操作和控制飛控計(jì)算機(jī)處理器的程序流來(lái)實(shí)現(xiàn)的，其內(nèi)部程序流狀態(tài)包括正常狀態(tài)、掛起狀態(tài)和單步狀態(tài)，相應(yīng)的編程調(diào)試在掛起狀態(tài)下完成，而運(yùn)行調(diào)試在單步狀態(tài)下完成，飛控計(jì)算機(jī)處理器在正常模式下，一直按照正常順序連續(xù)地執(zhí)行。[0046]優(yōu)選地，F(xiàn)PGA調(diào)試模塊通過(guò)飛控計(jì)算機(jī)處理器H0LD/H0LDA協(xié)議使其進(jìn)入掛起狀態(tài)，實(shí)現(xiàn)編程調(diào)試過(guò)程首先通過(guò)H0LD/H0LDA協(xié)議取得處理器的總線控制權(quán)；第二步將EPROM的編程電壓按由低到高的順序供電；第三步EPROM的空白檢查；第四步編程；第五步校驗(yàn)；第六步將EPROM的編程電壓按由高到低的順序取消；最后放棄總線控制權(quán)。優(yōu)選地，F(xiàn)PGA調(diào)試模塊通過(guò)飛控計(jì)算機(jī)處理器STOP等待狀態(tài)使其進(jìn)入單步狀態(tài)，實(shí)現(xiàn)運(yùn)行調(diào)試過(guò)程首先建立斷點(diǎn)條件，將設(shè)定的斷點(diǎn)地址寫(xiě)入地址存儲(chǔ)器中；其次當(dāng)條 件符合時(shí)，立即產(chǎn)生STOP信號(hào)，使處理器處于等待狀態(tài)；然后進(jìn)行現(xiàn)場(chǎng)處理，監(jiān)視處理器的運(yùn)行狀態(tài)，查看相關(guān)寄存器的內(nèi)容與變化情況；最后撤消STOP信號(hào)，解除處理器的等待狀態(tài)，恢復(fù)其正常運(yùn)行。
權(quán)利要求1、一種飛控計(jì)算機(jī)的便攜式監(jiān)控調(diào)試系統(tǒng)，包括PC機(jī)(101)、調(diào)試模塊(102)和連接電纜，調(diào)試模塊(102)連接在PC機(jī)(101)和被調(diào)試的飛控計(jì)算機(jī)(103)之間；其特征是 連接電纜包括USB電纜(211)、USB-Blaster電纜(212)和調(diào)試電纜(213)； 調(diào)試模塊(102)包括FPGA電路單元(204)、JTAG配置電路單元(210)、USB接口電路單元(202)和電平轉(zhuǎn)換接口電路單元(207)，其中，PC機(jī)(101)與調(diào)試模塊的USB接口電路單元(202)通過(guò)USB電纜(211)連接，且通過(guò)USB電纜連接的USB接口實(shí)現(xiàn)PC機(jī)(101)與調(diào)試模塊(102)間的通信；PC機(jī)(101)與調(diào)試模塊的JTAG配置電路單元(210)通過(guò)USB-Blaster電纜(212)連接，且通過(guò)USB-Blaster電纜連接的USB接口實(shí)現(xiàn)PC機(jī)向調(diào)試模塊下載編譯好的FPGA程序；飛控計(jì)算機(jī)的調(diào)試接口與調(diào)試模塊的電平轉(zhuǎn)換接口電路單元(207)通過(guò)調(diào)試電纜(213)連接，且通過(guò)調(diào)試電纜(213)實(shí)現(xiàn)飛控計(jì)算機(jī)與調(diào)試模塊間的通信；FPGA電路單元(204)與USB接口電路單元(202)和電平轉(zhuǎn)換接口電路單元(207)相連，建立PC機(jī)(101)與飛控計(jì)算機(jī)(103)的通信，實(shí)現(xiàn)PC機(jī)監(jiān)測(cè)飛控計(jì)算機(jī)系統(tǒng)的運(yùn)行狀態(tài)和調(diào)試飛控計(jì)算機(jī)。
2、根據(jù)權(quán)利要求I所述的飛控計(jì)算機(jī)的便攜式監(jiān)控調(diào)試系統(tǒng)，其特征是調(diào)試模塊還包括SRAM電路單元(209)、EPCS串行配置電路單元(203)、電源和復(fù)位電路單元(208)和時(shí)鐘輸入和配置電路單元(205)。
3、根據(jù)權(quán)利要求I所述的飛控計(jì)算機(jī)的便攜式監(jiān)控調(diào)試系統(tǒng)，其特征是PC機(jī)(101)與飛控計(jì)算機(jī)(103)通信時(shí)，F(xiàn)PGA電路單元(204)通過(guò)USB接口電路單元(202)接收PC機(jī)(101)的命令，對(duì)命令解析，并且將解析結(jié)果通過(guò)電平轉(zhuǎn)換接口電路單元(207)發(fā)送到飛控計(jì)算機(jī)(103) ；FPGA電路單元(204)通過(guò)電平轉(zhuǎn)換接口電路單元(207)接收飛控計(jì)算機(jī)(103)返回的數(shù)據(jù)，通過(guò)USB接口電路單元(202)上傳到PC機(jī)(101)。
專(zhuān)利摘要本實(shí)用新型公開(kāi)的一種飛控計(jì)算機(jī)的便攜式監(jiān)控調(diào)試系統(tǒng)，涉及飛行器的監(jiān)控調(diào)試技術(shù)領(lǐng)域，包括PC機(jī)(101)、調(diào)試模塊(102)和連接電纜；調(diào)試模塊的FPGA電路單元(204)與USB接口電路單元(202)和電平轉(zhuǎn)換接口電路單元相連，建立PC機(jī)與飛控計(jì)算機(jī)的通信，實(shí)現(xiàn)PC機(jī)監(jiān)測(cè)飛控計(jì)算機(jī)系統(tǒng)的運(yùn)行狀態(tài)和調(diào)試飛控計(jì)算機(jī)；當(dāng)飛控計(jì)算機(jī)改變時(shí)，PC機(jī)向調(diào)試模塊下載相應(yīng)的FPGA程序，修改FPGA電路單元中的控制邏輯，使調(diào)試模塊輸出的信號(hào)與飛控計(jì)算機(jī)的調(diào)試接口信號(hào)定義相對(duì)應(yīng)，無(wú)需作任何硬件上的改動(dòng)，從而達(dá)到系統(tǒng)設(shè)計(jì)的通用性和應(yīng)用上的可擴(kuò)展性；該監(jiān)控調(diào)試系統(tǒng)適用于基于DSP處理器的飛控計(jì)算機(jī)系統(tǒng)軟硬件聯(lián)調(diào)和外場(chǎng)實(shí)驗(yàn)等場(chǎng)合。
文檔編號(hào)G05B19/042GK202794919SQ20122033634
公開(kāi)日2013年3月13日 申請(qǐng)日期2012年7月12日 優(yōu)先權(quán)日2012年7月12日
發(fā)明者祖先鋒, 趙彬, 李猛, 韓玉芹, 楊鈺, 張爽, 畢大園, 汪洋, 劉建 申請(qǐng)人:中國(guó)人民解放軍空軍第一航空學(xué)院