帶隙基準源電路的制作方法
【專利摘要】本發(fā)明公開了一種帶隙基準源電路，第一電阻連接于第一鏡像電流支路的輸出節(jié)點和地之間；第二電阻和第一NPN晶體管連接于第一鏡像電流支路的輸出節(jié)點和地之間，第一NPN晶體管的集電極和基極相連、發(fā)射極接地；第二NPN晶體管的集電極和基極都和第二鏡像電流支路的輸出節(jié)點相連、發(fā)射極接地；第三電阻連接于第三鏡像電流支路的輸出節(jié)點和地之間；第一和第二鏡像電流支路的輸出節(jié)點分別連接運算放大器的同反相輸入端，運算放大器的輸出端控制三個鏡像電流支路的大小；第三鏡像電流支路的輸出節(jié)點作為參考電壓的輸出端。本發(fā)明能降低工作電壓以及降低輸出的參考電壓，滿足集成電路中工作電壓越來越小的需求。
【專利說明】帶隙基準源電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導體集成電路制造，特別是涉及一種帶隙基準源電路。
【背景技術(shù)】
[0002]如圖1所示，是現(xiàn)有帶隙基準源電路圖；現(xiàn)有帶隙基準源電路包括:NPN晶體管101和102，電阻103、104和105，運算放大器106，運算放大器106的輸出端的輸出電壓Vout作為參考電壓。其中NPN晶體管102的發(fā)射極面積為NPN晶體管101的發(fā)射極面積的N倍，N大于1，NPN晶體管102和NPN晶體管101都連接成二極管形式。由圖1可知，電阻105兩端的電壓分別為Vbeqi和Vbeq2，其中Vbeqi為NPN晶體管101的基極和發(fā)射極的電壓差，Vbeq2為NPN晶體管102的基極和發(fā)射極的電壓差，Vbeqi和Vbeq2的差值為AVBE。
[0003]電阻104兩端的電壓分別為Vbeqi和Vout，流過電阻104和105中的電流相等，最后能夠得到輸出的參考電壓Vout為:
[0004]Vout=VBEQ1+A VBEXR2/R3。
[0005]其中R2為電阻104的電阻大小，R3為電阻105的電阻大小。差值A(chǔ)VBE和kT/q成正比而具有正的溫度系數(shù)，k為玻爾茲曼常數(shù)，T是絕對溫度，q是電子電荷；VBEQ1為負的溫度系數(shù)，故能最后使參考電壓Vout和溫度無關(guān)。
[0006]但是現(xiàn)有技術(shù)缺陷是，輸出端的電阻104和105為串聯(lián)結(jié)構(gòu)，使得最后輸出的參考電壓值約為1.2V ;同時為了要輸出1.2V參考電壓，所采用的電源電壓一般遠大于1.2V。隨著MOS管的特征尺寸的逐漸縮小，其溝道長度、擊穿電壓等也隨之減小，同時低電壓低功耗的技術(shù)更符合技術(shù)發(fā)展的要求，這些都導致低工作電壓需求，因此如何得到一種參考電壓更低的帶隙基準源電路為需要解決的一個課題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明所要解決的技術(shù)問題是提供一種帶隙基準源電路，能降低工作電壓以及降低輸出的參考電壓，滿足集成電路中工作電壓越來越小的需求。
[0008]為解決上述技術(shù)問題，本發(fā)明提供的帶隙基準源電路包括:三個鏡像電流支路、三個電阻、兩個NPN晶體管和一個運算放大器。所述三個鏡像電流支路的電流大小成比例關(guān)系，第一 NPN晶體管的發(fā)射極面積為第二 NPN晶體管的發(fā)射極面積的N倍，N大于I。第一電阻連接于第一鏡像電流支路的輸出節(jié)點和地之間。第二電阻的第一端和所述第一鏡像電流支路的輸出節(jié)點相連，所述第二電阻的第二端和所述第一 NPN晶體管的集電極和基極相連，所述第一 NPN晶體管的發(fā)射極接地。所述第二 NPN晶體管的集電極和基極都和所述第二鏡像電流支路的輸出節(jié)點相連，所述第二 NPN晶體管的發(fā)射極接地。第三電阻連接于第三鏡像電流支路的輸出節(jié)點和地之間。所述第一鏡像電流支路的輸出節(jié)點連接所述運算放大器的同相輸入端，所述第二鏡像電流支路的輸出節(jié)點連接所述運算放大器的反相輸入端，所述運算放大器的輸出端控制所述三個鏡像電流支路的大小；所述第三鏡像電流支路的輸出節(jié)點作為參考電壓的輸出端。[0009]進一步的改進是，所述第一鏡像電流支路由第一 PMOS管組成，所述第二鏡像電流支路由第二 PMOS管組成，所述第三鏡像電流支路由第三PMOS管組成；所述第一 PMOS管、所述第二 PMOS管和所述第三PMOS管的源極都接工作電壓，所述第一 PMOS管、所述第二 PMOS管和所述第三PMOS管的柵極都接所述運算放大器的輸出端，所述第一 PMOS管的漏極為所述第一鏡像電流支路的輸出節(jié)點，所述第二 PMOS管的漏極為所述第二鏡像電流支路的輸出節(jié)點，所述第三PMOS管的漏極為所述第三鏡像電流支路的輸出節(jié)點。
[0010]進一步的改進是，所述第一鏡像電流支路、所述第二鏡像電流支路和所述三個鏡像電流支路的電流大小比例為2:1:2。
[0011]進一步的改進是，所述第一鏡像電流支路的流過所述第一電阻的第一分支電流和流過所述第二電阻和所述第一 NPN晶體管的第二分支電流的大小比值為1:1。
[0012]進一步的改進是，通過調(diào)節(jié)所述第三電阻和所述第一電阻的比值調(diào)節(jié)所述參考電壓的大小。
[0013]本發(fā)明帶隙基準源電路的參考電壓輸出端的電阻為并聯(lián)連接方式，相對于現(xiàn)有技術(shù)中的輸出端的電阻為串聯(lián)連接方式，本發(fā)明能夠?qū)崿F(xiàn)在低電源電壓下參考電壓的輸出，能降低工作電壓以及降低輸出的參考電壓，滿足集成電路中工作電壓越來越小的需求；本發(fā)明還能通過調(diào)整電阻值實現(xiàn)需要大小的參考電壓輸出同時使電路的特性參數(shù)的不穩(wěn)定性得以抵消，從而能夠提高參考電壓的質(zhì)量。
【專利附圖】

【附圖說明】
[0014]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0015]圖1是現(xiàn)有帶隙基準源電路圖；
[0016]圖2是本發(fā)明實施例帶隙基準源電路圖。
【具體實施方式】
[0017]如圖2所示，是本發(fā)明實施例帶隙基準源電路圖。本發(fā)明實施例帶隙基準源電路包括:三個鏡像電流支路、三個電阻、兩個NPN晶體管和一個運算放大器AMP。第一鏡像電流支路由第一 PMOS管Ml組成，第二鏡像電流支路由第二 PMOS管M2組成，所述第三鏡像電流支路由第三PMOS管M3組成。三個電阻分別為第一電阻R1、第二電阻R2和第三電阻R3，兩個NPN晶體管分別為第一 NPN晶體管Ql和第二 NPN晶體管Q2。
[0018]所述三個鏡像電流支路的電流大小成比例關(guān)系，所述第一鏡像電流支路的電流
I1、所述第二鏡像電流支路的電流I2和所述三個鏡像電流支路的電流I3的大小比例為2:1:2。
[0019]所述第一 NPN晶體管Ql的發(fā)射極面積為所述第二 NPN晶體管Q2的發(fā)射極面積的N倍，N大于I。
[0020]所述第一 PMOS管Ml、所述第二 PMOS管M2和所述第三PMOS管M3的源極都接工作電壓VCC，所述第一 PMOS管Ml的漏極為所述第一鏡像電流支路的輸出節(jié)點，所述第二 PMOS管M2的漏極為所述第二鏡像電流支路的輸出節(jié)點，所述第三PMOS管M3的漏極為所述第三鏡像電流支路的輸出節(jié)點。所述第一 PMOS管Ml、所述第二 PMOS管M2和所述第三PMOS管M3的柵極都接所述運算放大器AMP的輸出端Vopout。[0021]所述第一電阻Rl連接于第一鏡像電流支路的輸出節(jié)點和地GND之間。
[0022]第二電阻R2的第一端和所述第一鏡像電流支路的輸出節(jié)點即所述第一PMOS管Ml的漏極相連；所述第二電阻R2的第二端和所述第一NPN晶體管Ql的集電極和基極相連，所述第一 NPN晶體管Ql的發(fā)射極接地GND。
[0023]所述第一鏡像電流支路的流過所述第一電阻Rl的第一分支電流Iki和流過所述第二電阻R2和所述第一 NPN晶體管Ql的第二分支電流Ik2的大小比值為1:1。
[0024]所述第二 NPN晶體管Q2的集電極和基極都和所述第二鏡像電流支路的輸出節(jié)點即所述第二 PMOS管M2的漏極相連，所述第二 NPN晶體管Q2的發(fā)射極接地GND。
[0025]所述第三電阻R3連接于所述第三鏡像電流支路的輸出節(jié)點即所述第三PMOS管M3的漏極和地GND之間。所述第一鏡像電流支路的輸出節(jié)點連接所述運算放大器AMP的同相輸入端V+，所述第二鏡像電流支路的輸出節(jié)點連接所述運算放大器AMP的反相輸入端V-，所述運算放大器AMP的輸出端控制所述三個鏡像電流支路的大??；所述第三鏡像電流支路的輸出節(jié)點作為參考電壓的輸出端。本發(fā)明實施例能通過調(diào)節(jié)所述第三電阻R3和所述第一電阻Rl的比值調(diào)節(jié)所述參考電壓的大小。
[0026]本發(fā)明實施例中的參考電壓VMf根據(jù)如下方法推導:
[0027]I1UIk(I)
[0028]Iei = Ie2 = I2(2)
[0029]I3 = I1 = IE1+IE2 (3)
[0030]所以:
[0031 ]
【權(quán)利要求】
1.一種帶隙基準源電路，其特征在于，包括:三個鏡像電流支路、三個電阻、兩個NPN晶體管和一個運算放大器； 所述三個鏡像電流支路的電流大小成比例關(guān)系，第一 NPN晶體管的發(fā)射極面積為第二NPN晶體管的發(fā)射極面積的N倍，N大于I ; 第一電阻連接于第一鏡像電流支路的輸出節(jié)點和地之間； 第二電阻的第一端和所述第一鏡像電流支路的輸出節(jié)點相連，所述第二電阻的第二端和所述第一 NPN晶體管的集電極和基極相連，所述第一 NPN晶體管的發(fā)射極接地； 所述第二 NPN晶體管的集電極和基極都和所述第二鏡像電流支路的輸出節(jié)點相連，所述第二 NPN晶體管的發(fā)射極接地； 第三電阻連接于第三鏡像電流支路的輸出節(jié)點和地之間； 所述第一鏡像電流支路的輸出節(jié)點連接所述運算放大器的同相輸入端，所述第二鏡像電流支路的輸出節(jié)點連接所述運算放大器的反相輸入端，所述運算放大器的輸出端控制所述三個鏡像電流支路的大??；所述第三鏡像電流支路的輸出節(jié)點作為參考電壓的輸出端。
2.如權(quán)利要求1所述帶隙基準源電路，其特征在于:所述第一鏡像電流支路由第一PMOS管組成，所述第二鏡像電流支路由第二 PMOS管組成，所述第三鏡像電流支路由第三PMOS管組成；所述第一 PMOS管、所述第二 PMOS管和所述第三PMOS管的源極都接工作電壓，所述第一 PMOS管、所述第二 PMOS管和所述第三PMOS管的柵極都接所述運算放大器的輸出端，所述第一 PMOS管的漏極為所述第一鏡像電流支路的輸出節(jié)點，所述第二 PMOS管的漏極為所述第二鏡像電流支路的輸出節(jié)點，所述第三PMOS管的漏極為所述第三鏡像電流支路的輸出節(jié)點。
3.如權(quán)利要求1或2所述帶隙基準源電路，其特征在于:所述第一鏡像電流支路、所述第二鏡像電流支路和所述三個鏡像電流支路的電流大小比例為2:1:2。
4.如權(quán)利要求3所述帶隙基準源電路，其特征在于:所述第一鏡像電流支路的流過所述第一電阻的第一分支電流和流過所述第二電阻和所述第一 NPN晶體管的第二分支電流的大小比值為1:1。
5.如權(quán)利要求1所述帶隙基準源電路，其特征在于:通過調(diào)節(jié)所述第三電阻和所述第一電阻的比值調(diào)節(jié)所述參考電壓的大小。
【文檔編號】G05F3/26GK103869873SQ201210535847
【公開日】2014年6月18日 申請日期:2012年12月12日 優(yōu)先權(quán)日:2012年12月12日
【發(fā)明者】朱紅衛(wèi), 劉國軍, 唐敏 申請人:上海華虹宏力半導體制造有限公司