專利名稱：一種低壓差線性穩(wěn)壓器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，尤其涉及一種低壓差線性穩(wěn)壓器。
背景技術(shù)：
在集成電路中，輸入電源上的紋波和噪聲往往會給電路的性能帶來有害的影響，所以在一些對輸入電源紋波或噪聲比較敏感的電路中，往往先通過低壓差線性穩(wěn)壓器(LowDropout Regulator,LD0)得到一個紋波或噪聲較少的輸入電源,然后用此新產(chǎn)生的輸入電源再給電路供電，從而確保電路的性能不受影響。但是在實(shí)際電路中，輸入電源上的紋波或噪聲還是會有一部分泄漏到輸出電壓上，為衡量LDO對輸入電源紋波或噪聲的抑制能力，引入了電源抑制比(Power Supply Rejection Ratio, PSRR)參數(shù)，它的定義為
nr …、VOUt IdOPSRR =-二~ (I)
vdd(I)式中，vdd為LDO輸入電源上的紋波或噪聲的幅度，vout_ldo為LDO輸出電壓的紋波或噪聲的幅度，由(I)式可知，PSRR值越小，電路的PSRR性能越好。在很多LDO應(yīng)用場合，如射頻系統(tǒng)中，系統(tǒng)對LDO的PSRR性能，尤其是高頻時的PSRR性能，提出了很高的要求?，F(xiàn)有技術(shù)一中，采用增加LDO負(fù)反饋環(huán)路的帶寬，使得環(huán)路在高頻時還有較高的增益，從而有效抑制輸入電源上的高頻紋波或噪聲。但是，為了增加反饋環(huán)路的帶寬，LDO的結(jié)構(gòu)將變得復(fù)雜，電路的功耗與面積也將顯著增加，同時，反饋環(huán)路的穩(wěn)定性補(bǔ)償也將變得更加困難?，F(xiàn)有技術(shù)二中，采用在LDO輸出端增加濾波電容的方式，借助濾波電容固有的高頻濾波特性，抑制電源紋波或噪聲。在集成電路中，濾波電容可設(shè)置在芯片內(nèi)或者芯片外，設(shè)置在芯片內(nèi)時，因?yàn)闉V波電容的值往往比較大，因此將消耗較大的芯片面積，從而增加芯片成本；設(shè)置在芯片外時，LDO的輸出端必須通過芯片的引腳引到芯片外部，同時濾波電容由外部的獨(dú)立器件來實(shí)現(xiàn)，這都會顯著增加系統(tǒng)成本。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例所要解決的技術(shù)問題在于，提供一種低壓差線性穩(wěn)壓器?？稍诘统杀厩译娐访娣e及功耗增加較小的前提下，顯著提高低壓差線性穩(wěn)壓器的電源抑制比性能。為了解決上述技術(shù)問題，本發(fā)明實(shí)施例提供了一種低壓差線性穩(wěn)壓器，包括運(yùn)算放大器、第一 MOS管、第一反饋電阻、第二反饋電阻及極點(diǎn)電路，所述運(yùn)算放大器的反向輸入端接基準(zhǔn)電壓，輸出端接所述第一 MOS管的柵極，所述第一 MOS管的源極接電壓輸入端，漏極接電壓輸出端及所述第二反饋電阻，所述第一反饋電阻與所述第二反饋電阻串聯(lián)后的公共節(jié)點(diǎn)接所述運(yùn)算放大器的同相輸入端，所述第一反饋電阻接地，所述極點(diǎn)電路連接在所述運(yùn)算放大器及電壓輸出端之間，用于降低電壓輸入端到電壓輸出端的信號通路上的高頻增益，提高所述低壓差線性穩(wěn)壓器高頻時的電源抑制比性能。
其中，所述極點(diǎn)電路包括相位補(bǔ)償電容及放大器，所述相位補(bǔ)償電容一端接所述運(yùn)算放大器，另一端接所述放大器的輸出端，所述放大器的輸入端接所述低壓差線性穩(wěn)壓器的電壓輸出端。其中，所述運(yùn)算放大器包括第二 MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七M(jìn)OS管、第八MOS管、第九MOS管、第十MOS管、第i^一 MOS管及第十二 MOS管，所述第二 MOS管的柵極接基準(zhǔn)電壓，源極分別連接到所述第十二 MOS管的源極與所述第十一 MOS管的漏極，所述第二 MOS管的漏極分別連接到所述第九MOS管的源極與所述第十MOS管的漏極，所述第十一 MOS管的源極接地，柵極接第一偏置電壓，所述第十二 MOS管的漏極分別連接到所述第七M(jìn)OS管的源極與所述第八MOS管的漏極，柵極接所述第一反饋電阻及第二反饋電阻串聯(lián)后的公共節(jié)點(diǎn)，所述第七M(jìn)OS管的漏極接所述第五MOS管的漏極，柵極接第三偏置電壓，所述第八MOS管的源極接電壓輸入端，柵極分別連接到所述第十MOS管的柵極與所述第七M(jìn)OS管的漏極，所述第五MOS管的柵極接第二偏置電壓，源極接所述第六MOS管的漏極，所述第六MOS管的柵極接第一偏置電壓，源極接地，所述第十MOS管的源極接電壓輸入端，漏極接所述第九MOS管的源極，所述第九MOS管的柵極接第三偏置電壓，漏極 接所述第三MOS管的漏極，所述第三MOS管的柵極接第二偏置電壓，源極接所述第四MOS管的漏極，所述第四MOS管的柵極接第一偏置電壓，源極接地，所述第一 MOS管的柵極分別連接到所述第三MOS管的漏極與所述第九MOS管的漏極。其中，所述補(bǔ)償電容的一端分別連接到所述第三MOS管的源極與所述第四MOS管的漏極。其中，所述補(bǔ)償電容的一端分別連接到所述第九MOS管的源極與所述第十MOS管的漏極。其中，所述第一 MOS管、第二 MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第i^一 MOS管及第十二 MOS管均為PMOS管，所述第七M(jìn)OS管、第八MOS管、第九MOS管及第十MOS管均為NMOS管。實(shí)施本發(fā)明實(shí)施例，具有如下有益效果通過在低壓差線性穩(wěn)壓器電路的電壓輸入端及電壓輸出端之間的信號通路上，弓丨入一個較低頻率的極點(diǎn)，從而減小電壓輸入端至電壓輸出端的高頻增益，從而提高低壓差線性穩(wěn)壓器電源抑制比性能，在電路結(jié)構(gòu)上，只需要將補(bǔ)償電容與放大器串聯(lián)即可實(shí)現(xiàn)，增加的電路面積及功耗幾乎可以忽略，其結(jié)構(gòu)簡單，并且在不影響低壓差線性穩(wěn)壓器其他性能的基礎(chǔ)上，即可顯著提高低壓差線性穩(wěn)壓器在高頻時的電源抑制比性能。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I是本發(fā)明低壓差線性穩(wěn)壓器第一實(shí)施例的組成示意圖；圖2是本發(fā)明低壓差線性穩(wěn)壓器第二實(shí)施例的組成示意圖；圖3是本發(fā)明低壓差線性穩(wěn)壓器第二實(shí)施例的一種電路連接原理圖4是本發(fā)明低壓差線性穩(wěn)壓器第二實(shí)施例的另一種電路連接原理圖；圖5是本發(fā)明低壓差線性穩(wěn)壓器第二實(shí)施例電路與常規(guī)電路PSRR性能對比的仿真結(jié)果示意圖。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。請參照圖1，為本發(fā)明低壓差線性穩(wěn)壓器第一實(shí)施例的組成示意圖，本實(shí)施例中，所述低壓差線性穩(wěn)壓器包括運(yùn)算放大器I、第一 MOS管2、第一反饋電阻3、第二反饋電阻4及極點(diǎn)電路5。所述運(yùn)算放大器I的反向輸入端接基準(zhǔn)電壓，輸出端接所述第一MOS管2的柵極，所述第一 MOS管2的源極接電壓輸入端，漏極接電壓輸出端及所述第二反饋電阻4，所述第一反饋電阻3與所述第二反饋電阻4串聯(lián)后的公共節(jié)點(diǎn)接所述運(yùn)算放大器I的同相輸入端，所述第一反饋電阻3接地，所述極點(diǎn)電路5連接在所述運(yùn)算放大器I及電壓輸出端之間，用于降低電壓輸入端到電壓輸出端的信號通路上的高頻增益，提高所述低壓差線性穩(wěn)壓器高頻時的電源抑制比性能。請參照圖2，為本發(fā)明低壓差線性穩(wěn)壓器第二實(shí)施例的組成示意圖，圖2是對圖I所示低壓差線性穩(wěn)壓器的具體描述，如圖2所示，所述極點(diǎn)電路5包括補(bǔ)償電容51及放大器52，所述補(bǔ)償電容51 —端接所述運(yùn)算放大器1，另一端接所述放大器52的輸出端，所述放大器52的輸入端接所述低壓差線性穩(wěn)壓器的電壓輸出端。雖然圖2示出了所述極點(diǎn)電路5的一種具體結(jié)構(gòu)，但是本發(fā)明并不限于此。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明還可以包括其他任意合適的連接在所述運(yùn)算放大器及電壓輸出端之間，用于降低電壓輸入端到電壓輸出端的信號通路上的高頻增益，提高所述低壓差線性穩(wěn)壓器高頻時的電源抑制比性能的電路結(jié)構(gòu)。但是，如圖2所示的所述極點(diǎn)電路5不 僅結(jié)構(gòu)簡單，而且不影響電路的其他性能，面積及功耗的增加也很小，且能顯著地提高所述低壓差線性穩(wěn)壓器高頻時的電源抑制比性能。請參照圖3，為本發(fā)明低壓差線性穩(wěn)壓器第二實(shí)施例的一種電路連接原理圖，如圖所示，所述低壓差線性穩(wěn)壓器包括運(yùn)算放大器A、第一 MOS管Ml、第一反饋電阻R1、第二反饋電阻R2、補(bǔ)償電容Ce及放大器Αν。所述運(yùn)算放大器A包括第二 MOS管M2、第三MOS管M3、第四MOS管Μ4、第五MOS管Μ5、第六MOS管Μ6、第七M(jìn)OS管Μ7、第八MOS管Μ8、第九MOS管Μ9、第十MOS管Μ10、第^^一MOS管Mll及第十二 MOS管Μ12，所述第二 MOS管M2的柵極接基準(zhǔn)電壓Vref，源極分別連接到所述第十二 MOS管Μ12的源極與所述第i^一 MOS管Mll的漏極，所述第二 MOS管M2的漏極分別連接到所述第九MOS管M9的源極與所述第十MOS管MlO的漏極，所述第十一 MOS管Mll的源極接地，柵極接第一偏置電壓vbnl，所述第十二 MOS管M12的漏極分別連接到所述第七M(jìn)OS管M7的源極與所述第八MOS管M8的漏極，柵極接所述第一反饋電阻Rl及第二反饋電阻R2串聯(lián)后的公共節(jié)點(diǎn)，所述第七M(jìn)OS管M7的漏極接所述第五MOS管M5的漏極，柵極接第三偏置電壓vbpl，所述第八MOS管M8的源極接電壓輸入端vdd，柵極分別連接到所述第十MOS管MlO的柵極與所述第七M(jìn)OS管M7的漏極，所述第五MOS管M5的柵極接第二偏置電壓vbn2,源極接所述第六MOS管M6的漏極,所述第六MOS管M6的柵極接第一偏置電壓vbnl，源極接地，所述第十MOS管MlO的源極接電壓輸入端vdd，漏極接所述第九MOS管M9的源極，所述第九MOS管M9的柵極接第三偏置電壓vbpl，漏極接所述第三MOS管M3的漏極，所述第三MOS管M3的柵極接第二偏置電壓vbn2，源極接所述第四MOS管M4的漏極，所述第四MOS管M4的柵極接第一偏置電壓vbnl，源極接地，所述補(bǔ)償電容Ce 一端分別連接到所述第三MOS管M3的源極與所述第四MOS管M4的漏極，另一端接所述放大器Av的輸出端，所述放大器Av的輸入端接所述低壓差線性穩(wěn)壓器的電壓輸出端Vout。所述第一 MOS管Ml的柵極分別連接到所述第三MOS管M3的漏極與所述第九MOS管M9的漏極，源極接電壓輸入端vdd，漏極接電壓輸出端Vout及所述第二反饋電阻R2，所述第一反饋電阻Rl接地。具體地，所述第一 MOS管Ml、第二 MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第^^一 MOS管Mll及第十二 MOS管M12均為PMOS管，所述第七M(jìn)OS管M7、第八MOS管M8、第九MOS管M9及第十MOS管MlO均為NMOS管。所述補(bǔ)償電容Ce為整個電路提供相位補(bǔ)償，用于確保電路在各種工作狀態(tài)下都能穩(wěn)定的工作，所述放大 器Av與所述補(bǔ)償電容Ce串聯(lián)，在vdd到Vout的信號通路上引入一個頻率較低的極點(diǎn)，從而提高電路的高頻PSRR特性。引入的極點(diǎn)頻率與所述放大器Av的增益相關(guān)，增益越大，極點(diǎn)頻率越低。該極點(diǎn)的推導(dǎo)可通過建立電路小信號模型得到，為簡化分析，得到更加形象直觀的分析結(jié)果，假設(shè)電源vdd對輸出Vout的影響只通過LDO的輸出級實(shí)現(xiàn)。經(jīng)過推導(dǎo)及簡化可得vdd到Vout的信號傳輸函數(shù)為
權(quán)利要求
1.一種低壓差線性穩(wěn)壓器，包括運(yùn)算放大器、第一 MOS管、第一反饋電阻及第二反饋電阻，所述運(yùn)算放大器的反向輸入端接基準(zhǔn)電壓，輸出端接所述第一 MOS管的柵極，所述第一MOS管的源極接電壓輸入端，漏極接電壓輸出端及所述第二反饋電阻，所述第一反饋電阻與所述第二反饋電阻串聯(lián)后的公共節(jié)點(diǎn)接所述運(yùn)算放大器的同相輸入端，所述第一反饋電阻接地，其特征在于，所述低壓差線性穩(wěn)壓器還包括極點(diǎn)電路，所述極點(diǎn)電路連接在所述運(yùn)算放大器及電壓輸出端之 間，用于降低電壓輸入端到電壓輸出端的信號通路上的高頻增益，提高所述低壓差線性穩(wěn)壓器高頻時的電源抑制比性能。
2.如權(quán)利要求I所述的低壓差線性穩(wěn)壓器，其特征在于，所述極點(diǎn)電路包括補(bǔ)償電容及放大器，所述補(bǔ)償電容一端接所述運(yùn)算放大器，另一端接所述放大器的輸出端，所述放大器的輸入端接所述低壓差線性穩(wěn)壓器的電壓輸出端。
3.如權(quán)利要求I或2所述的低壓差線性穩(wěn)壓器，其特征在于，所述運(yùn)算放大器包括第二 MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七M(jìn)OS管、第八MOS管、第九MOS管、第十MOS管、第i^一 MOS管及第十二 MOS管，所述第二 MOS管的柵極接基準(zhǔn)電壓，源極分別連接到所述第十二 MOS管的源極與所述第十一 MOS管的漏極，所述第二 MOS管的漏極分別連接到所述第九MOS管的源極與所述第十MOS管的漏極，所述第十一 MOS管的源極接地，柵極接第一偏置電壓，所述第十二MOS管的漏極分別連接到所述第七M(jìn)OS管的源極與所述第八MOS管的漏極，柵極接所述第一反饋電阻及第二反饋電阻串聯(lián)后的公共節(jié)點(diǎn)，所述第七M(jìn)OS管的漏極接所述第五MOS管的漏極，柵極接第三偏置電壓，所述第八MOS管的源極接電壓輸入端，柵極分別連接到所述第十MOS管的柵極與所述第七M(jìn)OS管的漏極，所述第五MOS管的柵極接第二偏置電壓，源極接所述第六MOS管的漏極，所述第六MOS管的柵極接第一偏置電壓，源極接地，所述第十MOS管的源極接電壓輸入端，漏極接所述第九MOS管的源極，所述第九MOS管的柵極接第三偏置電壓，漏極接所述第三MOS管的漏極，所述第三MOS管的柵極接第二偏置電壓，源極接所述第四MOS管的漏極，所述第四MOS管的柵極接第一偏置電壓，源極接地，所述第一 MOS管的柵極分別連接到所述第三MOS管的漏極與所述第九MOS管的漏極。
4.如權(quán)利要求3所述的低壓差線性穩(wěn)壓器，其特征在于，所述補(bǔ)償電容的一端分別連接到所述第三MOS管的源極與所述第四MOS管的漏極。
5.如權(quán)利要求3所述的低壓差線性穩(wěn)壓器，其特征在于，所述補(bǔ)償電容的一端分別連接到所述第九MOS管的源極與所述第十MOS管的漏極。
6.如權(quán)利要求3-5任一項(xiàng)所述的低壓差線性穩(wěn)壓器，其特征在于，所述第一MOS管、第二 MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第i^一 MOS管及第十二 MOS管均為PMOS管，所述第七M(jìn)OS管、第八MOS管、第九MOS管及第十MOS管均為NMOS管。
全文摘要
本發(fā)明實(shí)施例公開了一種低壓差線性穩(wěn)壓器，包括運(yùn)算放大器、第一MOS管、第一反饋電阻、第二反饋電阻及極點(diǎn)電路，所述運(yùn)算放大器的反向輸入端接基準(zhǔn)電壓，輸出端接所述第一MOS管的柵極，所述第一MOS管的源極接電壓輸入端，漏極接電壓輸出端及所述第二反饋電阻，所述第一反饋電阻與第二反饋電阻串聯(lián)后的公共節(jié)點(diǎn)接所述運(yùn)算放大器的同相輸入端，所述第一反饋電阻接地，所述極點(diǎn)電路連接在所述運(yùn)算放大器及電壓輸出端之間，用于降低電壓輸入端到電壓輸出端的信號通路上的高頻增益，提高所述低壓差線性穩(wěn)壓器高頻時的電源抑制比性能。采用本發(fā)明，可在低成本且電路面積及功耗增加較小的前提下，顯著提高低壓差線性穩(wěn)壓器的電源抑制比性能。
文檔編號G05F1/56GK102722207SQ20121016880
公開日2012年10月10日 申請日期2012年5月28日 優(yōu)先權(quán)日2012年5月28日
發(fā)明者陶云彬 申請人:華為技術(shù)有限公司