專利名稱：中頻采集卡板載dsp實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信和信息處理系統(tǒng)，具體涉及中頻信號(hào)的數(shù)據(jù)采集、記錄與實(shí)時(shí)分 析系統(tǒng)。
背景技術(shù)：
對(duì)于基于欠采樣原理，設(shè)計(jì)出足夠高采樣率的數(shù)據(jù)采集單元，對(duì)中頻信號(hào)進(jìn)行模 數(shù)轉(zhuǎn)化。根據(jù)Nyquist原理，對(duì)于頻率為fa的周期性波形，只有采樣頻率fa > 2*fa，才能
保證源信號(hào)的信息不損失。若將其一個(gè)周期Ta的波形等分為η份(如下圖所示)，第一次
采樣采到波形上第1點(diǎn)，經(jīng)過(guò)K*Ta(K= 1，2……)時(shí)間后采到波形上的第2點(diǎn)，經(jīng)過(guò)2*K*Ta
時(shí)間后采到波形上第2點(diǎn)，以此類推，則此時(shí)采樣頻率為
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_4」1, -= (Κ^ΤΤΓ Τ. ”rWT1 ‘顯然fa < 2*fa，不滿足采樣定理的要求，但經(jīng)過(guò)N+1次采樣后，采回的波形恰相 當(dāng)于源波形一個(gè)周期內(nèi)的前N+1個(gè)點(diǎn)，使得最后結(jié)果看起來(lái)是對(duì)一個(gè)周期采樣了 η個(gè)點(diǎn)，等 效采樣頻率為f' a = n*fa。在實(shí)際中，為獲得較高的時(shí)間分辨率，η往往取為幾百甚至幾 千，等效采樣頻率必然滿足采樣定理的要求。采用欠采樣技術(shù)，可以完成對(duì)中頻信號(hào)的完整 采樣。完成了數(shù)據(jù)采樣后，可以基于FPGA，實(shí)現(xiàn)了板載DSP應(yīng)用。DSP(Digital Signal Processing)技術(shù)在通信、圖像增強(qiáng)處理、數(shù)據(jù)獲取、雷達(dá) 及視頻處理等領(lǐng)域有著廣泛的應(yīng)用，而DSP算法的硬件實(shí)現(xiàn)也有著眾多的選擇。一般來(lái) 講，有3種途徑用于通用目的的可編程DSP芯片；用于特定目的的固定功能DSP芯片組和 ASIC (Application Specific IntegratedCircuit)芯片；可以由用戶編程的 FPGA (Field Programmable Gate Array)芯片。目前，F(xiàn)PGA芯片起著越來(lái)越重要的作用，現(xiàn)在新生產(chǎn)出 的FPGA芯片大約有50%被用于制造通信和網(wǎng)絡(luò)設(shè)備(無(wú)線基站、路由器、交換機(jī)以及調(diào)制 解調(diào)器等)的一個(gè)或幾個(gè)部件。FPGA做數(shù)字處理的特點(diǎn)是什么？對(duì)于普通的DSP，數(shù)字信號(hào)處理主要用一個(gè)單 元，傳統(tǒng)的DSP處理器是一個(gè)高性能的數(shù)字處理器，里面包括一個(gè)高性能的單元可以運(yùn)行 到幾個(gè)GHz的速度，但是它僅僅是一個(gè)單元，當(dāng)你做比較復(fù)雜的運(yùn)算就可能來(lái)回循環(huán)幾百 次才可以做完這個(gè)運(yùn)算，因此它的速度反而并不很快。FPGA是一個(gè)天生的并行處理結(jié)構(gòu)， FPGA里包含了有幾百個(gè)單元，例如Xi 1 inx Virtex_5SXT是550MHz，但可以在一個(gè)單元之內(nèi) 迅速把這個(gè)復(fù)雜的運(yùn)算一次完成，所以FPGA的性能實(shí)際上是遠(yuǎn)遠(yuǎn)高于傳統(tǒng)的DSP。圖1可以看出，串行工作的DSP處理器，在執(zhí)行效率上，與FPGA的差距。邏輯的復(fù)用和合并需要新的外設(shè)和不同帶寬總線實(shí)現(xiàn)的時(shí)候，這時(shí)用FPGA實(shí)現(xiàn) 數(shù)字信號(hào)處理給工程師很大的靈活性，同時(shí)FPGA并行處理的能力強(qiáng)大，可幫助DSP做很多 性能加速，以解決超負(fù)載的問(wèn)題。
在高速數(shù)據(jù)采集分析系統(tǒng)中，數(shù)據(jù)流量很大，對(duì)信號(hào)處理的負(fù)載要求很高。因此， 一些簡(jiǎn)單的信號(hào)處理可以交給個(gè)FPGA來(lái)實(shí)現(xiàn)。根據(jù)令人信服的獨(dú)立第三方benchmark表明=Altera的器件具有IOx/美元的DSP 性能。應(yīng)用FPGA協(xié)處理器的系統(tǒng)架構(gòu)可以減輕傳統(tǒng)DSP的工作負(fù)載，并且有效執(zhí)行復(fù)雜 的數(shù)學(xué)計(jì)算算法，提升DSP系統(tǒng)級(jí)效能。比如，Altera的Cyclone III含有漲至1201(邏 輯單元(LE)，288個(gè)數(shù)字信號(hào)處理(DSP)乘法器，乘法器性能達(dá)到了 260MHz，存儲(chǔ)器達(dá)到 4Mbits。對(duì)于量大的應(yīng)用，Stratix II器件可以引腳完全兼容地移植到HardCopy II結(jié)構(gòu) 化ASIC，從而保證客戶的設(shè)計(jì)功能沒(méi)有任何改變。Altera的新一代結(jié)構(gòu)化ASIC芯片，邏輯 相當(dāng)于多達(dá)220萬(wàn)ASIC門，DSP模塊相當(dāng)于額外的140萬(wàn)門，還有集成超過(guò)SMbits的嵌入 式存儲(chǔ)器。在本發(fā)明中，成功的實(shí)現(xiàn)了 FPGA的DSP功能應(yīng)用——無(wú)線電信號(hào)處理模塊。通過(guò) 這個(gè)模塊，可以在用戶可控制下，完成一些簡(jiǎn)單的數(shù)字信號(hào)處理功能。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)。本發(fā)明是一款滿足軟件無(wú)線電應(yīng)用需求的基于FPGA實(shí)現(xiàn)DSP應(yīng)用的中頻信號(hào)接 收模塊。該單元是軟件無(wú)線電系統(tǒng)的核心部件，主要實(shí)現(xiàn)了對(duì)中頻信號(hào)的測(cè)量、變頻、存儲(chǔ) 和分析?？梢酝瓿葾M、FM、SSB、CW、FSK、BPSK, QPSK信號(hào)的解調(diào)工作，以及通過(guò)軟件定義的 信號(hào)處理功能。本發(fā)明的技術(shù)方案是中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，通過(guò)以下過(guò) 程實(shí)現(xiàn)從模擬信號(hào)輸入、A/D量化、FPGA實(shí)現(xiàn)DSP應(yīng)用等功能(一 )采集待測(cè)的中頻模擬信號(hào)；( 二)FPGA實(shí)現(xiàn)DSP應(yīng)用，完成信號(hào)分析處理；(三)高速數(shù)據(jù)存儲(chǔ)。在第(一)步驟中，采集信號(hào)以最高采樣率達(dá)250MSps，14bit分辨率進(jìn)行數(shù)據(jù)采集。在第(二)步驟中，基于？ 6々實(shí)現(xiàn)板載05 應(yīng)用，包括0肌\00(，41^]\1、558、(^、 FSK、BPSK，QPSK信號(hào)的解調(diào)工作，以及通過(guò)軟件定義的信號(hào)處理功能。在第(三)步驟中應(yīng)用DDR2芯片，實(shí)現(xiàn)高速海量數(shù)據(jù)存儲(chǔ)。本發(fā)明的系統(tǒng)具備軟件無(wú)線電的典型特性可編程性——DDC模塊可以程控決定相應(yīng)的工作參數(shù)，如載波中心頻率、濾波器階 數(shù)、255階FIR濾波器系數(shù)、抽取因子、輸出格式與方式的選擇等。模塊化結(jié)構(gòu)——采用PXI總線結(jié)構(gòu)，具備良好的機(jī)械性能和電氣性能?？芍貥?gòu)性——在主機(jī)端應(yīng)用虛擬儀器設(shè)計(jì)思想，可非常方便的針對(duì)用戶具體需求 來(lái)實(shí)現(xiàn)設(shè)備功能、屬性的重構(gòu)。分層性——測(cè)量、傳輸、分析，不同的功能又多個(gè)功能模塊分別協(xié)同完成。開(kāi)放性——數(shù)據(jù)流可DMA至內(nèi)存，或直接通過(guò)高速數(shù)字信號(hào)傳輸接口與其他應(yīng)用 模塊相連，數(shù)據(jù)流格式，高速數(shù)字傳輸接口協(xié)議，都做到標(biāo)準(zhǔn)化、公開(kāi)化。高速數(shù)字化儀
參閱圖3，中頻接收模塊提供了兩路中頻待測(cè)模擬信號(hào)的輸入，兩路信號(hào)以14BIT 分辨率，最高采樣率可達(dá)125Msps (每秒采集125M樣點(diǎn))進(jìn)行數(shù)據(jù)采集。在單通道模式下， 最高采樣率高達(dá)250Msps。DDC數(shù)字下變頻的實(shí)現(xiàn)。HSPS0214B數(shù)字下變頻器在軟件無(wú)線電中具有結(jié)構(gòu)開(kāi)放、 軟件可編程及功能多樣等特點(diǎn)，在軍事及民用數(shù)字接收機(jī)中都有巨大的應(yīng)用潛為，它可使 接收機(jī)系統(tǒng)具有良好的靈活性及可擴(kuò)展性。為了滿足兩路高速采集數(shù)據(jù)的存儲(chǔ)，我們選用了 DDR2存儲(chǔ)芯片作為存儲(chǔ)介質(zhì)。 DDR2芯片有容量大、速度快、功耗低等特點(diǎn)。本模塊最高存儲(chǔ)速度高達(dá)512M字節(jié)/S。該模塊基于PXI平臺(tái)工作。通過(guò)一片PXI專用接口芯片，實(shí)現(xiàn)了 PXI總線協(xié)議標(biāo) 準(zhǔn)。其中，設(shè)備通過(guò)PXI總線DMA到主機(jī)內(nèi)存的速度可達(dá)40M字節(jié)/S，可以滿足DDC數(shù)字下 變頻后的數(shù)據(jù)實(shí)時(shí)傳輸帶寬要求。基于FPGA的板載DSP實(shí)時(shí)信號(hào)處理技術(shù)FPGA 內(nèi)部 DSP(digital signal-processing)應(yīng)用的實(shí)現(xiàn)。我們?cè)?FPGA 內(nèi)部設(shè) 計(jì)了一個(gè)基礎(chǔ)數(shù)字信號(hào)處理單元，用以在用戶控制下，實(shí)現(xiàn)一些基本的數(shù)據(jù)分析功能。包括 DUC\DDC，AM、FM、SSB, CW、FSK, BPSK, QPSK信號(hào)的解調(diào)工作，以及通過(guò)軟件定義的信號(hào)處理 功能。


圖1是本發(fā)明背景技術(shù)所述串行工作的DSP處理器與FPGA的差距比較圖。圖2是本發(fā)明原理框圖。圖3是中頻接收模塊的結(jié)構(gòu)框圖。圖4是實(shí)施例二所述通信領(lǐng)域的專用高速AD模塊原理框圖。圖5是實(shí)施例二所述通信領(lǐng)域的專用高速AD模塊的工作時(shí)序圖。圖6是DUC的架構(gòu)示意圖。圖7是DDC的架構(gòu)如圖。
具體實(shí)施例方式下面結(jié)合附圖并用最佳的實(shí)施例對(duì)本發(fā)明作詳細(xì)的說(shuō)明。實(shí)施例一中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，通過(guò)以下過(guò)程實(shí)現(xiàn)從模擬信號(hào)輸 入、A/D量化、FPGA實(shí)現(xiàn)DSP應(yīng)用等功能(一 )采集待測(cè)的中頻模擬信號(hào)；( 二)FPGA實(shí)現(xiàn)DSP應(yīng)用，完成信號(hào)分析處理；(三)高速數(shù)據(jù)存儲(chǔ)。在第(一)步驟中，采集信號(hào)以最高采樣率達(dá)250MSps，14bit分辨率進(jìn)行數(shù)據(jù)采集。在第(二 )步驟中，基于FPGA實(shí)現(xiàn)板載DSP應(yīng)用，包括DUC\DDC，AM、FM、SSB, CW、 FSK、BPSK，QPSK信號(hào)的解調(diào)工作，以及通過(guò)軟件定義的信號(hào)處理功能。在第(三)步驟中應(yīng)用DDR2芯片，實(shí)現(xiàn)高速海量數(shù)據(jù)存儲(chǔ)。
實(shí)施例二參閱圖2，該模塊實(shí)現(xiàn)了中頻信號(hào)的調(diào)理、中頻信號(hào)的采集、DDC數(shù)字下變頻的應(yīng) 用、基帶信號(hào)的存儲(chǔ)、PXI總線接口的管理等功能。待測(cè)的中頻模擬信號(hào)進(jìn)過(guò)前端調(diào)理之后，進(jìn)入高速AD芯片。在FPGA的管理之下， AD芯片以已最高頻率125MHz的采樣率對(duì)中頻信號(hào)進(jìn)行量化。量化后的數(shù)字量進(jìn)入FPGA。 FPGA再將數(shù)據(jù)輸出到DDC數(shù)字下變頻單元。數(shù)字下變頻單元將中頻數(shù)據(jù)轉(zhuǎn)變?yōu)榛l數(shù)據(jù)， 再送回FPGA?；l信號(hào)得到后，F(xiàn)PGA內(nèi)部的基礎(chǔ)數(shù)字信號(hào)處理單元是一個(gè)無(wú)線電信號(hào)處理 模塊，可以根據(jù)用戶定義的算法，完成一些基礎(chǔ)的數(shù)字信號(hào)處理工作，包括信號(hào)解調(diào)，HR濾 波等等。之后，F(xiàn)PGA根據(jù)用戶選擇，將中頻數(shù)據(jù)或基頻數(shù)據(jù)或基礎(chǔ)數(shù)字信號(hào)處理的結(jié)果分 別送至PXI主機(jī)內(nèi)存、DDR2存儲(chǔ)芯片和高速數(shù)字信號(hào)傳輸接口。如下如所示。數(shù)據(jù)進(jìn)入主機(jī)內(nèi)存后，通過(guò)主機(jī)端的虛擬儀器軟件，即可實(shí)時(shí)的進(jìn)行用戶定制的 無(wú)線電信號(hào)處理分析。除此之外，高速數(shù)字信號(hào)傳輸接口可以將數(shù)據(jù)傳輸?shù)胶蠹?jí)的DSP模 塊，進(jìn)行相應(yīng)的處理。在本發(fā)明中，我們成功的實(shí)現(xiàn)了兩通道125Msps，單通道高達(dá)250Msps，14BIT分辨 率的高速數(shù)據(jù)采集。實(shí)現(xiàn)高速數(shù)據(jù)采集，除了合理選擇高性能AD芯片，還需要解決以下技術(shù)難題。一 是實(shí)現(xiàn)高速數(shù)據(jù)采集、存儲(chǔ)的FPGA時(shí)序設(shè)計(jì)，二是高頻模擬信號(hào)抗干擾問(wèn)題。參閱圖4，本發(fā)明中，我們選用了一塊通信領(lǐng)域的專用高速AD模塊。其主要性能指 標(biāo)如下?！鲎罡卟蓸勇?25MHz■分辨率14bit■信噪比66dB■動(dòng)態(tài)范圍76dB■信號(hào)輸入帶寬300MHz上述指標(biāo)可以看出，此AD模塊可以滿足中頻信號(hào)的采集。參閱圖5，上述模塊工作的時(shí)序圖。本發(fā)明中，采用了 Altera的FPGA進(jìn)行系統(tǒng)時(shí) 序管理。我們?cè)贔PGA內(nèi)制作了一個(gè)采集邏輯管理單元實(shí)現(xiàn)這一功能。當(dāng)該管理單元在最 高時(shí)鐘頻率下工作時(shí)，還需要對(duì)整個(gè)設(shè)計(jì)進(jìn)行比較細(xì)致的時(shí)序約束，才能使各模塊之間的 延遲不至于引起傳輸數(shù)據(jù)錯(cuò)誤。其中最關(guān)鍵的約束在于時(shí)鐘周期的全局約束以及對(duì)各個(gè)輸 入輸出引腳的延時(shí)進(jìn)行約束?；贒DR2芯片實(shí)現(xiàn)高速數(shù)據(jù)存儲(chǔ)DDR雙倍數(shù)據(jù)傳輸模式相較于SDR(singledma rate)在不改變時(shí)鐘信號(hào)前提下， 可利用時(shí)鐘的雙沿(上升/下降沿)進(jìn)行數(shù)據(jù)采集傳輸，從而獲得接近于SDR兩倍的數(shù)據(jù) 傳輸率，所以DDR技術(shù)優(yōu)勢(shì)顯而易見(jiàn)，既可以保持時(shí)鐘信號(hào)不變及電路穩(wěn)定性，又可較大幅 度提高數(shù)據(jù)傳輸速率。DDR2SDRAM簡(jiǎn)稱DDR2是第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (Double-Data-Rate Two Synchronous Dynamic Random Access Memory),是一禾中電腦存儲(chǔ) 器規(guī)格。它屬于SDRAM家族的存儲(chǔ)器產(chǎn)品，提供了相對(duì)于DDRSDRAM更高的運(yùn)行效能與更低 的電壓，是DDR SDRAM(雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的后繼者。
本發(fā)明中，采用 了 Altera的FPGA提供的CORE——DDR and DDR2SDRAMHigh-Performance Controller 來(lái)完成對(duì) DDR2 存儲(chǔ)芯片的應(yīng)用。DSP實(shí)時(shí)信號(hào)處理技術(shù)的實(shí)現(xiàn)DSP Builder是美國(guó)Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統(tǒng)級(jí)工具，他作為 Matlab的一個(gè)Simulink工具箱，使得用FPGA設(shè)計(jì)DSP系統(tǒng)完全通過(guò)Simulink的圖形化界 面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向VHDL硬件描述語(yǔ)言轉(zhuǎn)換，并自動(dòng)調(diào)用Quartus II等EDA設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使得系統(tǒng)描述 與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢(shì)。Altera 還提供了大量針對(duì) DSP 應(yīng)用的 IP 核，如 FIR、FFT、NCO、Viterbi、Turbo、RS 等等，以及針對(duì)3G應(yīng)用的參考設(shè)計(jì)，比如DPD、CFR、DDC、DUC、QPSK、CPRI、OBSAI等等。下面基于本發(fā)明中的FPGA實(shí)現(xiàn)DSP應(yīng)用的技術(shù)，以DUC/DDC(數(shù)字上變頻/數(shù)字 下變頻)為例，描述其設(shè)計(jì)過(guò)程。參閱圖6，以TD-SCDMA的DUC/DDC為例，基帶頻率1. 28MHz,4天線9載波，60倍上 變頻，30倍下變頻的情況下，DUC的架構(gòu)所示。首先4天線9載波，每個(gè)載波分IQ兩路，一共4 X 9 X 2 = 72個(gè)通道，這72個(gè)通 道的數(shù)據(jù)先由duC_input_muX模塊復(fù)合到一路上，輸入到duc_rrc_filter上，做2倍內(nèi) 插以及根升余弦濾波，這是一個(gè)121階的濾波器；輸出結(jié)果分成4路，分別送到4個(gè)int5_ filter (61階)模塊中，做5倍內(nèi)插及補(bǔ)償濾波；這4個(gè)濾波器的輸出再被分成M路，送進(jìn) int6_filter (41階)模塊中，做6倍內(nèi)插及濾波；其結(jié)果進(jìn)入混頻模塊mixer，與NCO產(chǎn)生 的中頻信號(hào)混頻后作為最終結(jié)果輸出。參閱圖7，DDC的架構(gòu)如上圖所示，對(duì)DDC而言，入口是4個(gè)天線下來(lái)的數(shù)據(jù)，經(jīng)過(guò) 混頻器區(qū)分到不同頻點(diǎn)上，再由抽取濾波器dec5_filter(41階)做5倍抽取以及濾波；結(jié) 果復(fù)合到3路上，由3個(gè)dec3_filter (61階)做3倍抽取濾波；最后由ddc_rrc_filter (121 階)做兩倍抽取以及濾波。以上實(shí)施例是本發(fā)明較優(yōu)選具體實(shí)施方式
的一種，本領(lǐng)域技術(shù)人員在本技術(shù)方案 范圍內(nèi)進(jìn)行的通常變化和替換應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，其特征在于，通過(guò)以下過(guò)程實(shí)現(xiàn)從模 擬信號(hào)輸入、A/D量化、FPGA實(shí)現(xiàn)DSP應(yīng)用等功能(一)采集待測(cè)的中頻模擬信號(hào)；(二)FPGA實(shí)現(xiàn)DSP應(yīng)用，完成信號(hào)分析處理；(三)高速數(shù)據(jù)存儲(chǔ)。
2.如權(quán)利要求1所述的中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，其特征在于，在第 (一)步驟中，采集信號(hào)以最高采樣率達(dá)250MSps，14bit分辨率進(jìn)行數(shù)據(jù)采集。
3.如權(quán)利要求1所述的中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，其特征在于，在第 (二 )步驟中，基于FPGA實(shí)現(xiàn)板載DSP應(yīng)用，包括DUC或DDC，AM、FM、SSB、CW、FSK、BPSK或 者QPSK信號(hào)的解調(diào)工作，以及通過(guò)軟件定義的信號(hào)處理功能。
4.如權(quán)利要求1所述的中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，其特征在于，在第 (三)步驟中應(yīng)用DDR2芯片，實(shí)現(xiàn)高速海量數(shù)據(jù)存儲(chǔ)。
全文摘要
中頻采集卡板載DSP實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)，涉及通信和信息處理系統(tǒng)，具體涉及中頻信號(hào)的數(shù)據(jù)采集、記錄與實(shí)時(shí)分析系統(tǒng)。通過(guò)以下過(guò)程實(shí)現(xiàn)從模擬信號(hào)輸入、A/D量化、FPGA實(shí)現(xiàn)DSP應(yīng)用等功能(一)采集待測(cè)的中頻模擬信號(hào)；(二)FPGA實(shí)現(xiàn)DSP應(yīng)用，完成信號(hào)分析處理；(三)高速數(shù)據(jù)存儲(chǔ)。本發(fā)明是一款滿足軟件無(wú)線電應(yīng)用需求的基于FPGA實(shí)現(xiàn)DSP應(yīng)用的中頻信號(hào)接收模塊。該單元是軟件無(wú)線電系統(tǒng)的核心部件，主要實(shí)現(xiàn)了對(duì)中頻信號(hào)的測(cè)量、變頻、存儲(chǔ)和分析?？梢酝瓿葾M、FM、SSB、CW、FSK、BPSK，QPSK信號(hào)的解調(diào)工作，以及通過(guò)軟件定義的信號(hào)處理功能。
文檔編號(hào)G05B19/042GK102063075SQ20101050235
公開(kāi)日2011年5月18日 申請(qǐng)日期2010年10月11日 優(yōu)先權(quán)日2010年10月11日
發(fā)明者楊珣, 趙潤(rùn)茂 申請(qǐng)人:成都易研科技有限公司