專利名稱：基于bist的數(shù)據(jù)采集系統(tǒng)及其實(shí)現(xiàn)采集、自測試的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)采集技術(shù)領(lǐng)域，具體涉及一種基于BIST的數(shù)據(jù)采集系統(tǒng)及其實(shí) 現(xiàn)數(shù)據(jù)采集、自測試的方法。
背景技術(shù)：
數(shù)據(jù)采集器作為典型應(yīng)用的產(chǎn)品，具有非常廣泛的應(yīng)用背景，其可測性，可靠性和 可維修性一直是急待解決的問題，現(xiàn)有的數(shù)據(jù)采集器可測性和可靠性低，這極大地影響了 產(chǎn)品本身的質(zhì)量，也降低了產(chǎn)品整個(gè)壽命周期，同時(shí)增加了產(chǎn)品的全壽命周期成本費(fèi)用。

發(fā)明內(nèi)容
為了解決現(xiàn)有的數(shù)據(jù)采集器可測性低、可靠性低的問題，本發(fā)明提供了一種基于 BIST的數(shù)據(jù)采集系統(tǒng)及其實(shí)現(xiàn)采集、自測試的方法。本發(fā)明的基于BIST的數(shù)據(jù)采集系統(tǒng)，它包括過零檢測電路、前置信號放大電路、 濾波器、A/D轉(zhuǎn)換模塊、第一鎖相環(huán)、FPGA控制模塊、DSP外圍存儲模塊和DSP主控制器，它還 包括第一模擬通道開關(guān)、混合邊界掃描芯片、第二模擬通道開關(guān)、第三模擬通道開關(guān)、D/A轉(zhuǎn) 換模塊、邊界掃描控制芯片、測試信號發(fā)生器、計(jì)算機(jī)、液晶屏和鍵盤，被采集信號經(jīng)過第一 模擬通道開關(guān)輸入至前置信號放大電路的信號輸入端和過零檢測電路的信號輸入端，所述 前置信號放大電路輸出信號經(jīng)混合邊界掃描芯片輸入至濾波器的信號輸入端，所述濾波器 經(jīng)第三模擬通道開關(guān)輸入至A/D轉(zhuǎn)換模塊的第一信號輸入端，所述A/D轉(zhuǎn)換模塊的信號輸 出端連接FPGA控制模塊的第一信號輸入端，所述FPGA控制模塊的第二信號輸入端連接第 一鎖相環(huán)的信號輸出端，所述FPGA控制模塊的第三信號輸入端通過SPI/UART總線連接DSP 主控制器的信號輸出端，所述FPGA控制模塊的第一信號輸出端連接A/D轉(zhuǎn)換模塊的第二信 號輸入端，所述FPGA控制模塊的第二信號輸出端連接A/D轉(zhuǎn)換模塊的第三信號輸入端，所 述FPGA控制模塊的第三信號輸出端連接DSP主控制器的第一信號輸入端，所述DSP主控制 器的第一信號輸出端連接計(jì)算機(jī)的信號輸入端，所述DSP主控制器的第二信號輸出端連接 液晶屏的信號輸入端，所述DSP主控制器的第三信號輸出端連接DSP外圍存儲模塊的信號 輸入端，所述DSP主控制器的第二信號輸入端連接鍵盤的數(shù)據(jù)輸出端，所述DSP主控制器的 第四信號輸出端連接邊界掃描控制芯片的信號輸入端，所述DSP主控制器的第五信號輸出 端連接D/A轉(zhuǎn)換模塊的信號輸入端，所述DSP主控制器的第六信號輸出端連接測試信號發(fā) 生器的信號輸入端，D/A轉(zhuǎn)換模塊的信號輸出端均與第一模擬通道開關(guān)的一個(gè)受控端、第二 模擬通道開關(guān)的一個(gè)受控端和第三模擬通道開關(guān)的一個(gè)受控端連接，F(xiàn)PGA控制模塊的模擬 通道開關(guān)信號控制端均與第三模擬通道開關(guān)的另一個(gè)受控端、第二模擬通道開關(guān)的另一個(gè) 受控端和第一模擬通道開關(guān)的另一個(gè)受控端連接，測試信號發(fā)生器的信號輸出端通過混合 電路測試總線連接到混合邊界掃描芯片的信號輸入端，過零檢測電路的信號輸出端經(jīng)第二 模擬通道開關(guān)連接到第一鎖相環(huán)的信號輸入端。本發(fā)明的基于BIST的數(shù)據(jù)采集系統(tǒng)實(shí)現(xiàn)采集、自測試的方法，它的具體過程為通過鍵盤輸入控制命令，DSP主控制器接收所述控制命令，如果所述控制命令為數(shù)據(jù)采 集命令，則DSP主控制器向FPGA控制模塊下達(dá)數(shù)據(jù)采集命令，同時(shí)發(fā)送模擬通道開關(guān)閉合 命令，并通過FPGA模塊控制各模擬通道開關(guān)閉合，且FPGA控制模塊向A/D轉(zhuǎn)換模塊發(fā)出 時(shí)序控制命令，控制所述A/D轉(zhuǎn)換模塊對被采集信號進(jìn)行等周期采樣的采樣時(shí)鐘，被采集 信號通過前置信號放大電路放大和濾波器濾波后被A/D轉(zhuǎn)換模塊轉(zhuǎn)為數(shù)字信號，并被送入 FPGA控制模塊且存儲在其內(nèi)部RAM中，所述FPGA控制模塊根據(jù)DSP主控制器的控制命令， 將存儲在其內(nèi)部RAM中的采集數(shù)據(jù)送往DSP主控制器，所述DSP主控制器將送來的數(shù)據(jù)送 往DSP外圍存儲模塊進(jìn)行存儲，同時(shí)DSP主控制器還將送來的數(shù)據(jù)送往液晶屏進(jìn)行顯示，并 送往計(jì)算機(jī)進(jìn)行處理；如果DSP主控制器接收的控制命令為邊界掃描測試命令，則DSP主控 制器向邊界掃描控制芯片發(fā)出邊界掃描命令，所述邊界掃描控制芯片對FPGA控制模塊進(jìn) 行邊界掃描測試，并在液晶屏上顯示測試結(jié)果；如果DSP主控制器接收的控制命令為電路 測試命令，則所述DSP主控制器向FPGA控制模塊下達(dá)所述電路測試命令，所述電路測試命 令包括對A/D轉(zhuǎn)換模塊、濾波器、前置信號放大電路、第一鎖相環(huán)和過零檢測電路進(jìn)行測試 的測試命令，所述FPGA控制模塊向第三模擬通道開關(guān)、第二模擬通道開關(guān)和第一模擬通道 開關(guān)發(fā)送模擬通道開關(guān)切換控制命令，切換各模擬通道開關(guān)，同時(shí)DSP主控制器向D/A轉(zhuǎn) 換模塊發(fā)送測試激勵信號，所述測試激勵信號經(jīng)D/A轉(zhuǎn)換模塊轉(zhuǎn)換為模擬激勵信號后通過 第三模擬通道開關(guān)、A/D轉(zhuǎn)換模塊、FPGA控制模塊和DSP主控制器，在液晶屏上顯示測試結(jié) 果；如果DSP主控制器接收的控制命令為混合邊界掃描測試命令，則所述DSP主控制器向測 試信號發(fā)生器發(fā)送測試命令，所述測試信號發(fā)生器發(fā)出測試信號，所述測試信號指標(biāo)包括 電流和電壓，所述測試信號通過混合邊界掃描芯片、濾波器、第三模擬通道開關(guān)、A/D轉(zhuǎn)換模 塊、FPGA控制模塊和DSP主控制器，在液晶屏上顯示測試結(jié)果。本發(fā)明的有益效果為本發(fā)明提供了一種能夠進(jìn)行數(shù)據(jù)采集、自測試
的數(shù)據(jù)采集系統(tǒng)和實(shí)現(xiàn)數(shù)據(jù)采集、自測試的方法；本發(fā)明與現(xiàn)有數(shù)據(jù)采集器相比，增加 了邊界掃描控制芯片和測試信號發(fā)生器及各模擬通道開關(guān)，利于可測性，同時(shí)有效提高了 數(shù)據(jù)采集系統(tǒng)的可靠性；本發(fā)明的DSP主控制器，實(shí)現(xiàn)了數(shù)據(jù)采集系統(tǒng)進(jìn)行數(shù)據(jù)采集和自 測試的管理。


圖1是本發(fā)明的基于BIST的數(shù)據(jù)采集系統(tǒng)示意圖，圖2是本發(fā)明的FPGA控制模 塊11的結(jié)構(gòu)示意圖。
具體實(shí)施例方式具體實(shí)施方式
一根據(jù)說明書附圖1具體說明本實(shí)施方式，本實(shí)施方式所述的基 于BIST的數(shù)據(jù)采集系統(tǒng)，它包括過零檢測電路2、前置信號放大電路3、濾波器6、A/D轉(zhuǎn)換 模塊9、第一鎖相環(huán)10、FPGA控制模塊11、DSP外圍存儲模塊13和DSP主控制器14，其特征 在于它還包括第一模擬通道開關(guān)1、混合邊界掃描芯片4、第二模擬通道開關(guān)5、第三模擬通 道開關(guān)7、D/A轉(zhuǎn)換模塊8、邊界掃描控制芯片12、測試信號發(fā)生器15、計(jì)算機(jī)16、液晶屏17 和鍵盤18，
被采集信號經(jīng)過第一模擬通道開關(guān)1輸入至前置信號放大電路3的信號輸入端和過
6零檢測電路2的信號輸入端，所述前置信號放大電路3輸出信號經(jīng)混合邊界掃描芯片4輸 入至濾波器6的信號輸入端，所述濾波器6經(jīng)第三模擬通道開關(guān)7輸入至A/D轉(zhuǎn)換模塊9 的第一信號輸入端，所述A/D轉(zhuǎn)換模塊9的信號輸出端連接FPGA控制模塊11的第一信號 輸入端，所述FPGA控制模塊11的第二信號輸入端連接第一鎖相環(huán)10的信號輸出端，所述 FPGA控制模塊11的第三信號輸入端通過SPI/UART總線連接DSP主控制器14的信號輸出 端，所述FPGA控制模塊11的第一信號輸出端連接A/D轉(zhuǎn)換模塊9的第二信號輸入端，所述 FPGA控制模塊11的第二信號輸出端連接A/D轉(zhuǎn)換模塊9的第三信號輸入端，所述FPGA控 制模塊11的第三信號輸出端連接DSP主控制器14的第一信號輸入端，所述DSP主控制器 14的第一信號輸出端連接計(jì)算機(jī)16的信號輸入端，所述DSP主控制器14的第二信號輸出 端連接液晶屏17的信號輸入端，所述DSP主控制器14的第三信號輸出端連接DSP外圍存 儲模塊13的信號輸入端，所述DSP主控制器14的第二信號輸入端連接鍵盤18的數(shù)據(jù)輸出 端，所述DSP主控制器14的第四信號輸出端連接邊界掃描控制芯片12的信號輸入端，所述 DSP主控制器14的第五信號輸出端連接D/A轉(zhuǎn)換模塊8的信號輸入端，所述DSP主控制器 14的第六信號輸出端連接測試信號發(fā)生器15的信號輸入端，D/A轉(zhuǎn)換模塊8的信號輸出 端均與第一模擬通道開關(guān)1的一個(gè)受控端、第二模擬通道開關(guān)5的一個(gè)受控端和第三模擬 通道開關(guān)7的一個(gè)受控端連接，F(xiàn)PGA控制模塊11的模擬通道開關(guān)信號控制端均與第三模 擬通道開關(guān)7的另一個(gè)受控端、第二模擬通道開關(guān)5的另一個(gè)受控端和第一模擬通道開關(guān) 1的另一個(gè)受控端連接，測試信號發(fā)生器15的信號輸出端通過混合電路測試總線連接到混 合邊界掃描芯片4的信號輸入端，過零檢測電路2的信號輸出端經(jīng)第二模擬通道開關(guān)5連 接到第一鎖相環(huán)10的信號輸入端。
具體實(shí)施方式
二 根據(jù)說明書附圖2具體說明本實(shí)施方式，本實(shí)施方式是對具體 實(shí)施方式一的進(jìn)一步說明，具體實(shí)施方式
一中的FPGA控制模塊11包括片內(nèi)RAM模塊11-1、 RAM讀寫地址生成器11-2、頂層控制狀態(tài)機(jī)11_3、UART接收模塊11_4、UART發(fā)送模塊11_5、 時(shí)鐘分頻模塊11-6和第二鎖相環(huán)11-7，所述第二鎖相環(huán)11-7的一個(gè)信號輸出端連接時(shí)鐘 分頻模塊11-6的信號輸入端，所述第二鎖相環(huán)11-7的另一個(gè)信號輸出端連接RAM讀寫地 址生成器11-2的一個(gè)信號輸入端，所述RAM讀寫地址生成器11-2的另一個(gè)信號輸入端連 接頂層控制狀態(tài)機(jī)11-3的第一信號輸出端，所述RAM讀寫地址生成器11-2的信號輸出端 連接片內(nèi)RAM模塊11-1的信號輸入端，所述片內(nèi)RAM模塊11_1的信號輸出端連接UART發(fā) 送模塊11-5的第一信號輸入端，所述UART發(fā)送模塊11-5的第二信號輸入端連接頂層控制 狀態(tài)機(jī)11-3的第二信號輸出端，所述UART發(fā)送模塊11-5的第三信號輸入端連接時(shí)鐘分頻 模塊11-6的第一信號輸出端，所述時(shí)鐘分頻模塊11-6的第二信號輸出端連接頂層控制狀 態(tài)機(jī)11-3的信號輸入端，所述時(shí)鐘分頻模塊11-6的第三信號輸出端連接UART接收模塊 11-4的一個(gè)信號輸入端，所述UART接收模塊11-4的另一個(gè)信號輸入端連接頂層控制狀態(tài) 機(jī)11-3的第三信號輸出端，時(shí)鐘分頻模塊11-6，用于對倍頻后的時(shí)鐘信號進(jìn)行分頻；
第二鎖相環(huán)11-7，用于對時(shí)鐘信號進(jìn)行倍頻；片內(nèi)RAM模塊11-1，用于存儲數(shù)據(jù)；RAM 讀寫地址生成器11-2，用于根據(jù)讀寫狀態(tài)的變化來生成RAM相應(yīng)的讀地址和寫地址；UART 接收模塊11-4，用于接收數(shù)據(jù)，同時(shí)實(shí)現(xiàn)UART接收模塊時(shí)鐘與每個(gè)接收字符的同步；UART 發(fā)送模塊11-5，用于發(fā)送數(shù)據(jù)，同時(shí)實(shí)現(xiàn)UART發(fā)送模塊時(shí)鐘與每個(gè)發(fā)送字符的同步；頂層 控制狀態(tài)機(jī)11-3，用于在接收到外部命令為數(shù)據(jù)采集命令時(shí)，進(jìn)入數(shù)據(jù)采集和RAM寫數(shù)據(jù)狀態(tài)，在接收到外部命令為發(fā)送數(shù)據(jù)命令時(shí)，進(jìn)入數(shù)據(jù)發(fā)送和RAM讀數(shù)據(jù)狀態(tài)。
具體實(shí)施方式
三本實(shí)施方式是根據(jù)具體實(shí)施方式
一或二中所述的基于BIST的 數(shù)據(jù)采集系統(tǒng)而實(shí)現(xiàn)的，本實(shí)施方式所述的基于BIST的數(shù)據(jù)采集系統(tǒng)實(shí)現(xiàn)采集、自測試的 方法，它的具體過程為
通過鍵盤18輸入控制命令，DSP主控制器14接收所述控制命令，
如果所述控制命令為數(shù)據(jù)采集命令，則DSP主控制器14向FPGA控制模塊11下達(dá)數(shù) 據(jù)采集命令，同時(shí)發(fā)送模擬通道開關(guān)閉合命令，并通過FPGA模塊11控制各模擬通道開關(guān)閉 合，且FPGA控制模塊11向A/D轉(zhuǎn)換模塊9發(fā)出時(shí)序控制命令，控制所述A/D轉(zhuǎn)換模塊9對 被采集信號進(jìn)行等周期采樣的采樣時(shí)鐘，被采集信號通過前置信號放大電路3放大和濾波 器6濾波后被A/D轉(zhuǎn)換模塊9轉(zhuǎn)為數(shù)字信號，并被送入FPGA控制模塊11且存儲在其內(nèi)部 RAM中，所述FPGA控制模塊11根據(jù)DSP主控制器14的控制命令，將存儲在其內(nèi)部RAM中的 采集數(shù)據(jù)送往DSP主控制器14，所述DSP主控制器14將送來的數(shù)據(jù)送往DSP外圍存儲模 塊13進(jìn)行存儲，同時(shí)DSP主控制器14還將送來的數(shù)據(jù)送往液晶屏17進(jìn)行顯示，并送往計(jì) 算機(jī)16進(jìn)行處理；
如果DSP主控制器14接收的控制命令為邊界掃描測試命令，則DSP主控制器14向邊 界掃描控制芯片12發(fā)出邊界掃描命令，所述邊界掃描控制芯片12對FPGA控制模塊11進(jìn) 行邊界掃描測試，并在液晶屏17上顯示測試結(jié)果；如果DSP主控制器14接收的控制命令為 電路測試命令，則所述DSP主控制器14向FPGA控制模塊11下達(dá)所述電路測試命令，所述 電路測試命令包括對A/D轉(zhuǎn)換模塊9、濾波器6、前置信號放大電路3、第一鎖相環(huán)10和過零 檢測電路2進(jìn)行測試的測試命令，所述FPGA控制模塊11向第三模擬通道開關(guān)7、第二模擬 通道開關(guān)5和第一模擬通道開關(guān)1發(fā)送模擬通道開關(guān)切換控制命令，切換各模擬通道開關(guān)， 同時(shí)DSP主控制器14向D/A轉(zhuǎn)換模塊8發(fā)送測試激勵信號，所述測試激勵信號經(jīng)D/A轉(zhuǎn)換 模塊8轉(zhuǎn)換為模擬激勵信號后通過第三模擬通道開關(guān)7、A/D轉(zhuǎn)換模塊9、FPGA控制模塊11 和DSP主控制器14，在液晶屏17上顯示測試結(jié)果；如果DSP主控制器14接收的控制命令 為混合邊界掃描測試命令，則所述DSP主控制器14向測試信號發(fā)生器15發(fā)送測試命令，所 述測試信號發(fā)生器15發(fā)出測試信號，所述測試信號指標(biāo)包括電流和電壓，所述測試信號通 過混合邊界掃描芯片4、濾波器6、第三模擬通道開關(guān)7、A/D轉(zhuǎn)換模塊9、FPGA控制模塊11 和DSP主控制器14，在液晶屏17上顯示測試結(jié)果。
具體實(shí)施方式
四本實(shí)施方式是對具體實(shí)施方式
三的進(jìn)一步說明，具體實(shí)施方式
三中FPGA控制模塊11向A/D轉(zhuǎn)換模塊9發(fā)出時(shí)序控制命令，控制所述A/D轉(zhuǎn)換模塊9對 被采集信號進(jìn)行等周期采樣的采樣時(shí)鐘的具體過程為
被采集信號經(jīng)過第一模擬通道開關(guān)1到過零檢測電路2后獲得被采集信號的時(shí)鐘頻 率，所述被采集信號的時(shí)鐘頻率經(jīng)第二模擬通道開關(guān)5進(jìn)入第一鎖相環(huán)10進(jìn)行倍頻，所述 倍頻后的被采集信號的時(shí)鐘頻率通過FPGA控制模塊11被送入A/D轉(zhuǎn)換模塊9的采樣時(shí)鐘， 實(shí)現(xiàn)所述A/D轉(zhuǎn)換模塊9對被采集信號進(jìn)行等周期采樣。本實(shí)施方式中，根據(jù)電路測試命令涉及的不同測試點(diǎn)以及各通道開關(guān)所處位置， 按照一定的測試順序，對系統(tǒng)中部件進(jìn)行測試
首先，DSP主控制器14接受鍵盤輸入命令對A/D轉(zhuǎn)換模塊9進(jìn)行測試，此時(shí)所述DSP主 控制器14命令FPGA控制模塊11控制第三模擬通道開關(guān)7切換到D/A轉(zhuǎn)換模塊8的模擬信號輸入端，并切斷濾波器6的信號輸入，第一模擬通道開關(guān)1和第二模擬通道開關(guān)5均切 換到無信號輸入狀態(tài)，測試激勵信號經(jīng)第三模擬通道開關(guān)7加載到A/D轉(zhuǎn)換模塊9的輸入 端，經(jīng)過FPGA控制模塊11存儲和處理，傳送到DSP主控制器14，并在液晶屏17上顯示測試
結(jié)果；
其次，在A/D轉(zhuǎn)換模塊9的測試結(jié)果為無故障時(shí)對濾波器6進(jìn)行測試，此時(shí)FPGA控制 模塊11控制第三模擬通道開關(guān)7切換到濾波器6的輸入端，并切斷D/A轉(zhuǎn)換模塊8的模擬 信號輸入，第一模擬通道開關(guān)1和第二模擬通道開關(guān)5均切換到無信號輸入狀態(tài)，測試激勵 信號經(jīng)混合邊界掃描芯片4加載在濾波器6的輸入端，并經(jīng)第三模擬通道開關(guān)7、A/D轉(zhuǎn)換 模塊9、FPGA控制模塊11和DSP主控制器14，在液晶屏17上顯示測試結(jié)果；
再次，在濾波器6的測試結(jié)果為無故障時(shí)對前置信號放大電路3進(jìn)行測試，此時(shí)FPGA 控制模塊11控制第三模擬通道開關(guān)7切換到濾波器6的輸入端，并切斷D/A轉(zhuǎn)換模塊8的 模擬信號輸入，第一模擬通道開關(guān)1切換到D/A轉(zhuǎn)換模塊8的模擬信號輸入端，允許測試 激勵信號輸入，同時(shí)切斷被采集信號的輸入通道，第二模擬通道開關(guān)5切換到無信號輸入 狀態(tài)，測試激勵信號經(jīng)第一模擬通道開關(guān)1加載在前置信號放大電路3的輸入端，并經(jīng)混合 邊界掃描芯片4、濾波器6、第三模擬通道開關(guān)7、A/D轉(zhuǎn)換模塊9、FPGA控制模塊11和DSP 主控制器14，在液晶屏17上顯示測試結(jié)果。然后，對第一鎖相環(huán)10進(jìn)行測試，此時(shí)第二模擬通道開關(guān)5切換到D/A轉(zhuǎn)換模塊8 的模擬信號輸入端，允許測試激勵信號輸入，同時(shí)切斷過零檢測電路2的信號輸入，第一模 擬通道開關(guān)1和第三模擬通道開關(guān)7均切換到無信號輸入狀態(tài)，測試激勵信號經(jīng)第二模擬 通道開關(guān)5、第一鎖相環(huán)10、FPGA控制模塊11和DSP主控制器14，在液晶屏17上顯示測試結(jié)果。最后，在第一鎖相環(huán)10的測試結(jié)果為無故障時(shí)對過零檢測電路2進(jìn)行測試，此時(shí) FPGA控制模塊11控制第三模擬通道開關(guān)7切換到無信號輸入狀態(tài)，并控制第一模擬通道開 關(guān)1切換到D/A轉(zhuǎn)換模塊8的模擬信號輸入端，允許測試激勵信號輸入，所述測試激勵信號 經(jīng)第一模擬通道開關(guān)1加載在過零檢測電路2的輸入端，同時(shí)第二模擬通道開關(guān)5切換到 過零檢測電路2的輸出端，并經(jīng)第一鎖相環(huán)10、FPGA控制模塊11和DSP主控制器14，在液 晶屏17上顯示測試結(jié)果。本實(shí)施方式中，被采集信號為周期信號，幅度為0-5V，頻率為O-lOMHz，也可以采 用固定采樣頻率，所述采樣頻率可達(dá)200MHz。本實(shí)施方式中，A/D轉(zhuǎn)換模塊9的型號為ADS805U。本實(shí)施方式中各模擬通道開關(guān)的型號為TI公司的74hc4051。本實(shí)施方式中，DSP外圍存儲模塊13采用Xilinx公司ISE軟件中的IP核，省去了 繁瑣的VHDL編程，這種IP核是經(jīng)過嚴(yán)格驗(yàn)證的程序段，性能和可靠性都比較高 ’片內(nèi)RAM 模塊11-1為雙口 RAM，讀寫過程是相互獨(dú)立的。有兩套獨(dú)立的時(shí)鐘，獨(dú)立的地址和使能端 口，輸入輸出數(shù)據(jù)的寬度也可以靈活設(shè)定。本實(shí)施方式中，邊界掃描控制芯片12的型號為LVT8980，混合邊界掃描芯片4的 型號為STA400，DSP主控制器14采用TI (Texas Instruments)公司的32位定點(diǎn)DSP TMS320F2812。本實(shí)施方式中，DSP主控制器14與FPGA控制模塊11之間的信息傳遞采用UART接口，8位數(shù)據(jù)結(jié)構(gòu)，波特率為115200bps，具體操作碼如表1所示，F(xiàn)PGA控制模塊11提供固 定周期采樣和等周期采樣兩種模式，DSP主控制器14通過指令控制FPGA控制模塊11的輸 出波形、各模塊的故障檢測和測試系統(tǒng)各模擬通道開關(guān)的通斷，完成總體系統(tǒng)的控制協(xié)調(diào)工作。 表1 DSP主控制器14與FPGA控制模塊11的通信協(xié)議
權(quán)利要求
基于BIST的數(shù)據(jù)采集系統(tǒng)，它包括過零檢測電路(2)、前置信號放大電路(3)、濾波器(6)、A/D轉(zhuǎn)換模塊(9)、第一鎖相環(huán)(10)、FPGA控制模塊(11)、DSP外圍存儲模塊(13)和DSP主控制器(14)，其特征在于它還包括第一模擬通道開關(guān)(1)、混合邊界掃描芯片(4)、第二模擬通道開關(guān)(5)、第三模擬通道開關(guān)(7)、D/A轉(zhuǎn)換模塊(8)、邊界掃描控制芯片(12)、測試信號發(fā)生器(15)、計(jì)算機(jī)(16)、液晶屏(17)和鍵盤(18)，被采集信號經(jīng)過第一模擬通道開關(guān)(1)輸入至前置信號放大電路(3)的信號輸入端和過零檢測電路(2)的信號輸入端，所述前置信號放大電路(3)輸出信號經(jīng)混合邊界掃描芯片(4)輸入至濾波器(6)的信號輸入端，所述濾波器(6)經(jīng)第三模擬通道開關(guān)(7)輸入至A/D轉(zhuǎn)換模塊(9)的第一信號輸入端，所述A/D轉(zhuǎn)換模塊(9)的信號輸出端連接FPGA控制模塊(11)的第一信號輸入端，所述FPGA控制模塊(11)的第二信號輸入端連接第一鎖相環(huán)(10)的信號輸出端，所述FPGA控制模塊(11)的第三信號輸入端通過SPI/UART總線連接DSP主控制器(14)的信號輸出端，所述FPGA控制模塊(11)的第一信號輸出端連接A/D轉(zhuǎn)換模塊(9)的第二信號輸入端，所述FPGA控制模塊(11)的第二信號輸出端連接A/D轉(zhuǎn)換模塊(9)的第三信號輸入端，所述FPGA控制模塊(11)的第三信號輸出端連接DSP主控制器(14)的第一信號輸入端，所述DSP主控制器(14)的第一信號輸出端連接計(jì)算機(jī)(16)的信號輸入端，所述DSP主控制器(14)的第二信號輸出端連接液晶屏(17)的信號輸入端，所述DSP主控制器(14)的第三信號輸出端連接DSP外圍存儲模塊(13)的信號輸入端，所述DSP主控制器(14)的第二信號輸入端連接鍵盤(18)的數(shù)據(jù)輸出端，所述DSP主控制器(14)的第四信號輸出端連接邊界掃描控制芯片(12)的信號輸入端，所述DSP主控制器(14)的第五信號輸出端連接D/A轉(zhuǎn)換模塊(8)的信號輸入端，所述DSP主控制器(14)的第六信號輸出端連接測試信號發(fā)生器(15)的信號輸入端，D/A轉(zhuǎn)換模塊(8)的信號輸出端均與第一模擬通道開關(guān)(1)的一個(gè)受控端、第二模擬通道開關(guān)(5)的一個(gè)受控端和第三模擬通道開關(guān)(7)的一個(gè)受控端連接，F(xiàn)PGA控制模塊(11)的模擬通道開關(guān)信號控制端均與第三模擬通道開關(guān)(7)的另一個(gè)受控端、第二模擬通道開關(guān)(5)的另一個(gè)受控端和第一模擬通道開關(guān)(1)的另一個(gè)受控端連接，測試信號發(fā)生器(15)的信號輸出端通過混合電路測試總線連接到混合邊界掃描芯片(4)的信號輸入端，過零檢測電路(2)的信號輸出端經(jīng)第二模擬通道開關(guān)(5)連接到第一鎖相環(huán)(10)的信號輸入端。
2.根據(jù)權(quán)利要求1所述的基于BIST的數(shù)據(jù)采集系統(tǒng)，其特征在于FPGA控制模塊(11) 包括片內(nèi)RAM模塊(11_1)、RAM讀寫地址生成器(11_2)、頂層控制狀態(tài)機(jī)(11_3)、UART接收 模塊(11_4)、UART發(fā)送模塊(11-5)、時(shí)鐘分頻模塊(11_6)和第二鎖相環(huán)(11_7)，所述第二 鎖相環(huán)(11-7)的一個(gè)信號輸出端連接時(shí)鐘分頻模塊(11-6)的信號輸入端，所述第二鎖相 環(huán)(11-7)的另一個(gè)信號輸出端連接RAM讀寫地址生成器(11-2)的一個(gè)信號輸入端，所述 RAM讀寫地址生成器(11-2)的另一個(gè)信號輸入端連接頂層控制狀態(tài)機(jī)(11-3)的第一信號 輸出端，所述RAM讀寫地址生成器(11-2)的信號輸出端連接片內(nèi)RAM模塊(11-1)的信號輸 入端，所述片內(nèi)RAM模塊(11-1)的信號輸出端連接UART發(fā)送模塊(11_5)的第一信號輸入 端，所述UART發(fā)送模塊(11-5)的第二信號輸入端連接頂層控制狀態(tài)機(jī)(11-3)的第二信號 輸出端，所述UART發(fā)送模塊(11-5)的第三信號輸入端連接時(shí)鐘分頻模塊(11-6)的第一信 號輸出端，所述時(shí)鐘分頻模塊(11-6)的第二信號輸出端連接頂層控制狀態(tài)機(jī)(11-3)的信 號輸入端，所述時(shí)鐘分頻模塊(11-6)的第三信號輸出端連接UART接收模塊(11-4)的一個(gè)信號輸入端，所述UART接收模塊(11-4)的另一個(gè)信號輸入端連接頂層控制狀態(tài)機(jī)(11-3) 的第三信號輸出端，時(shí)鐘分頻模塊(11-6)，用于對倍頻后的時(shí)鐘信號進(jìn)行分頻；第二鎖相 環(huán)(11-7)，用于對時(shí)鐘信號進(jìn)行倍頻；片內(nèi)RAM模塊(11-1)，用于存儲數(shù)據(jù)；RAM讀寫地址 生成器(11-2)，用于根據(jù)讀寫狀態(tài)的變化來生成RAM相應(yīng)的讀地址和寫地址；UART接收模 塊(11-4)，用于接收數(shù)據(jù)，同時(shí)實(shí)現(xiàn)UART接收模塊時(shí)鐘與每個(gè)接收字符的同步；UART發(fā)送 模塊(11-5)，用于發(fā)送數(shù)據(jù)，同時(shí)實(shí)現(xiàn)UART發(fā)送模塊時(shí)鐘與每個(gè)發(fā)送字符的同步；頂層控 制狀態(tài)機(jī)(11-3)，用于在接收到外部命令為數(shù)據(jù)采集命令時(shí)，進(jìn)入數(shù)據(jù)采集和RAM寫數(shù)據(jù) 狀態(tài)，在接收到外部命令為發(fā)送數(shù)據(jù)命令時(shí)，進(jìn)入數(shù)據(jù)發(fā)送和RAM讀數(shù)據(jù)狀態(tài)。
3.根據(jù)權(quán)利要求1所述的基于BIST的數(shù)據(jù)采集系統(tǒng)的基于BIST的數(shù)據(jù)采集系統(tǒng)實(shí)現(xiàn) 采集、自測試的方法，其特征在于它的具體過程為通過鍵盤(18)輸入控制命令，DSP主控制器(14)接收所述控制命令，如果所述控制命令為數(shù)據(jù)采集命令，則DSP主控制器(14)向FPGA控制模塊(11)下 達(dá)數(shù)據(jù)采集命令，并通過FPGA模塊(11)控制各模擬通道開關(guān)閉合，且FPGA控制模塊(11) 向A/D轉(zhuǎn)換模塊(9)發(fā)出時(shí)序控制命令，控制所述A/D轉(zhuǎn)換模塊(9)對被采集信號進(jìn)行等 周期采樣，被采集信號通過前置信號放大電路(3)放大和濾波器(6)濾波后被A/D轉(zhuǎn)換模 塊(9)轉(zhuǎn)為數(shù)字信號，并被送入FPGA控制模塊(11)且存儲在其內(nèi)部RAM中，所述FPGA控 制模塊(11)根據(jù)DSP主控制器(14)的控制命令，將存儲在其內(nèi)部RAM中的采集數(shù)據(jù)送往 DSP主控制器(14)，所述DSP主控制器(14)將送來的數(shù)據(jù)送往DSP外圍存儲模塊(13)進(jìn) 行存儲，同時(shí)DSP主控制器(14)還將送來的數(shù)據(jù)送往液晶屏(17)進(jìn)行顯示，并送往計(jì)算機(jī) (16)進(jìn)行處理；如果DSP主控制器(14)接收的控制命令為邊界掃描測試命令，則DSP主控制器(14) 向邊界掃描控制芯片(12)發(fā)出邊界掃描命令，所述邊界掃描控制芯片(12)對FPGA控制模 塊(11)進(jìn)行邊界掃描測試，并在液晶屏(17)上顯示測試結(jié)果；如果DSP主控制器(14)接 收的控制命令為電路測試命令，則所述DSP主控制器(14)向FPGA控制模塊(11)下達(dá)所述 電路測試命令，所述電路測試命令包括對A/D轉(zhuǎn)換模塊(9)、濾波器(6)、前置信號放大電路 (3)、第一鎖相環(huán)(10)和過零檢測電路(2)進(jìn)行測試的測試命令，所述FPGA控制模塊(11) 向第三模擬通道開關(guān)(7)、第二模擬通道開關(guān)(5)和第一模擬通道開關(guān)(1)發(fā)送模擬通道開 關(guān)切換控制命令，切換各模擬通道開關(guān)，同時(shí)DSP主控制器(14)向D/A轉(zhuǎn)換模塊(8)發(fā)送 測試激勵信號，所述測試激勵信號的測試指標(biāo)包括線性度、轉(zhuǎn)換速率和噪聲，所述測試激勵 信號經(jīng)D/A轉(zhuǎn)換模塊(8)轉(zhuǎn)換為模擬激勵信號后通過第三模擬通道開關(guān)(7)、A/D轉(zhuǎn)換模塊 (9)、FPGA控制模塊(11)和DSP主控制器(14)，在液晶屏(17)上顯示測試結(jié)果；如果DSP 主控制器(14)接收的控制命令為混合邊界掃描測試命令，則所述DSP主控制器(14)向測 試信號發(fā)生器(15)發(fā)送測試命令，所述測試信號發(fā)生器(15)發(fā)出測試信號，所述測試信號 指標(biāo)包括電流和電壓，所述測試信號通過混合邊界掃描芯片(4)、濾波器(6)、第三模擬通 道開關(guān)(7)、A/D轉(zhuǎn)換模塊(9)、FPGA控制模塊(11)和DSP主控制器(14)，在液晶屏(17) 上顯示測試結(jié)果。
4.根據(jù)權(quán)利要求3所述的基于BIST的數(shù)據(jù)采集系統(tǒng)實(shí)現(xiàn)采集、自測試的方法，其特征 在于FPGA控制模塊(11)向A/D轉(zhuǎn)換模塊(9)發(fā)出時(shí)序控制命令，控制所述A/D轉(zhuǎn)換模塊 (9)對被采集信號進(jìn)行等周期采樣的具體過程為被采集信號經(jīng)過第一模擬通道開關(guān)(1)到過零檢測電路(2)后獲得被采集信號的時(shí) 鐘頻率，所述被采集信號的時(shí)鐘頻率經(jīng)第二模擬通道開關(guān)(5)進(jìn)入第一鎖相環(huán)(10)進(jìn)行倍 頻，所述倍頻后的被采集信號的時(shí)鐘頻率通過FPGA控制模塊(11)被送入A/D轉(zhuǎn)換模塊(9) 的采樣時(shí)鐘，實(shí)現(xiàn)所述A/D轉(zhuǎn)換模塊(9)對被采集信號進(jìn)行等周期采樣。
全文摘要
基于BIST的數(shù)據(jù)采集系統(tǒng)及其實(shí)現(xiàn)采集、自測試的方法，它涉及數(shù)據(jù)采集技術(shù)領(lǐng)域，它解決了現(xiàn)有的數(shù)據(jù)采集器可測性低、可靠性低的問題。本發(fā)明的數(shù)據(jù)采集系統(tǒng)主要包括FPGA控制模塊、DSP主控制器、混合邊界掃描芯片、邊界掃描控制芯片和測試信號發(fā)生器，本發(fā)明的方法主要由FPGA控制模塊完成數(shù)據(jù)采集功能，由DSP主控制器實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)在數(shù)據(jù)采集和自測試之間的切換控制，由測試信號發(fā)生器實(shí)現(xiàn)測試信號的發(fā)出，由邊界掃描控制芯片實(shí)現(xiàn)對FPGA的測試。本發(fā)明為提高數(shù)據(jù)采集系統(tǒng)的可測性發(fā)展提供了基礎(chǔ)。
文檔編號G05B19/048GK101930221SQ201010128968
公開日2010年12月29日 申請日期2010年3月22日 優(yōu)先權(quán)日2010年3月22日
發(fā)明者劉思久, 朱敏, 李洋, 楊春玲, 陳宇 申請人:哈爾濱工業(yè)大學(xué)