專利名稱：電流鏡電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電流鏡電路，更具體地，涉及一種電流鏡電路，適合于利用允許將CMOS晶體管和雙極型(BIP)晶體管安裝在相同的半導(dǎo)體集成電路上的雙CMOS工藝來構(gòu)造的電流鏡電路。
背景技術(shù)：
利用雙極型(BIP)工藝來構(gòu)造電流鏡電路已經(jīng)廣泛用于電子電路來實現(xiàn)各種功能，這是由于可以在較小的區(qū)域內(nèi)高精度地獲得以預(yù)定比率與輸入電流成比例的輸出電流。圖5示出了電流鏡電路的示例(例如，日本專利申請待審公開No.H06-112740)。在該電流鏡電路101中，將輸入電流I0輸入到輸入端子IN，而將輸出電流I1和I2輸出的兩個輸出端子OUT1和OUT2，所述電流鏡電路由四個NPN型的BIP晶體管構(gòu)成。具體地，對于其集電極與輸入端子IN相連的輸入側(cè)BIP晶體管110、以及其集電極與兩個輸出端子OUT1和OUT2相連的輸出側(cè)BIP晶體管111和112，各自的發(fā)射極接地，并且基極共同相連。對于其集電極與電源VCC相連的、用于提供基極電流的BIP晶體管113，其發(fā)射極與輸入側(cè)和輸出側(cè)BIP晶體管110、111和112的基極相連，并且其基極與輸入端子IN相連。在這種情況下，將輸出側(cè)BIP晶體管111和112的尺寸分別設(shè)置為與輸入BIP晶體管110相比預(yù)定的比例因子，從而可以分別獲得所需的輸出電流I1和I2。在該電流鏡電路101中，來自輸入電流I0的電流分支變成了用于提供基極電流的BIP晶體管113的基極電流，并且當(dāng)以發(fā)射極接地放大因子(hFE)對該基極電流進(jìn)行放大時，電流變?yōu)榱溯斎雮?cè)和輸出側(cè)BIP晶體管110、111和112的基極電流IB0、IB1和IB2的總電流IB。因此，針對輸入側(cè)和輸出側(cè)BIP晶體管110、111和112，來自輸入電流I0的電流分支可以較小，這可以減小在輸入電流I0和輸出電流I1和I2的一致性(比率)上的誤差。
圖6示出了另一電流鏡電路的示例(例如，日本專利待審公開No.H07-231229)。在電流鏡電路102中，正如以上所提到的現(xiàn)有技術(shù)，輸入側(cè)和輸出側(cè)的BIP晶體管110、111和112的發(fā)射極均接地，并且其基極共同相連。在這種情況下，這些基極的每一個均與輸出側(cè)BIP晶體管111的集電極相連。輸入側(cè)和輸出側(cè)BIP晶體管114、115和116的發(fā)射極分別與BIP晶體管110、111和112的集電極相連，并且其集電極分別與輸入端子IN和輸出端子OUT1和OUT2相連，并且基極共同相連，并且還與輸入端子IN相連。該電流鏡電路102可以將BIP晶體管110、111和112的集電極固定到大致相同的電位(即，這些電位中的基極電位)。可以控制BIP晶體管110、111和112對集電極電位的相關(guān)性的影響，即厄雷效應(yīng)(early effect)的影響，這能夠減小在輸入電流I0和輸出電流I1和I2的一致性(比率)上的誤差。

發(fā)明內(nèi)容
以上所提到的電流鏡電路可以相當(dāng)大地減小在輸入端子IN的輸入電流I0和輸出端子OUT1和OUT2的輸出電流I1和I2的一致性(比率)上的誤差。然而，對于電流鏡電路，需要進(jìn)一步改善一致性(比率)，具體地，進(jìn)一步減小針對基極電流，從輸入電流中分支的電流，并且需要抑制厄雷效應(yīng)的影響。
考慮到前述方面，本發(fā)明的目的是提出一種電流鏡電路，進(jìn)一步減小了針對基極電流從輸入電流中分支的電流，并且抑制了厄雷效應(yīng)的影響，從而進(jìn)一步改善了輸入電流和輸出電流的一致性(比率)。
為了解決上述問題，根據(jù)本發(fā)明的電流鏡電路是一種用于將輸入電流輸入到輸入端子并且將輸出電流輸出到輸出端子的電流鏡電路，包括基極共同相連的輸入側(cè)和輸出側(cè)雙極型晶體管；輸入側(cè)MOS晶體管，其源極與輸入側(cè)雙極型晶體管的集電極相連，其漏極和柵極與輸入端子相連；輸出側(cè)MOS晶體管，其源極與輸出側(cè)雙極型晶體管的集電極相連，其漏極與輸出端子相連，并且其柵極設(shè)置為與輸入側(cè)MOS晶體管的柵極實質(zhì)上相同的電位；以及用于提供基極電流的MOS晶體管，其源極與輸入側(cè)和輸出側(cè)雙極型晶體管的基極相連，并且其柵極與輸入側(cè)MOS晶體管的柵極相連。
根據(jù)本發(fā)明的具有其中組合了MOS晶體管和BIP晶體管的電路結(jié)構(gòu)的電流鏡電路可以消除從輸入電流中分支到輸入側(cè)和輸出側(cè)雙極型晶體管的基極的電流，并且抑制了在輸入側(cè)和輸出側(cè)雙極型晶體管處的厄雷效應(yīng)的影響，因此，可以進(jìn)一步減小在輸入電流和輸出電流的一致性(比率)上的誤差。


圖1是示出了根據(jù)本發(fā)明實施例的電流鏡電路的電路圖。
圖2是圖1所示的上述電路圖的修改電路圖；圖3是根據(jù)本發(fā)明的另一實施例的電流鏡電路的電路圖；圖4是根據(jù)本發(fā)明的另一實施例的電流鏡電路的電路圖；圖5是根據(jù)現(xiàn)有技術(shù)的電流鏡電路的電路圖；圖6是根據(jù)現(xiàn)有技術(shù)的另一電流鏡電路的電路圖。
具體實施例方式
現(xiàn)在將參考附圖來描述本發(fā)明的優(yōu)選實施例。圖1是根據(jù)本發(fā)明實施例的電流鏡電路的電路圖。該電流鏡電路1用于將輸入電流I0輸入到輸入端子IN，并且將輸出電流I1和I2輸出到兩個輸出端子OUT1和OUT2，并且包括四個N型MOS晶體管和三個NPN型雙極型(BIP)晶體管。具體地，輸入側(cè)和兩個輸出側(cè)BIP晶體管20、21和22的基極共同相連，并且其發(fā)射極均接地。輸入側(cè)MOS晶體管10的源極與輸入側(cè)BIP晶體管20的集電極相連，并且其漏極和柵極與輸入端子IN相連。兩個輸出側(cè)MOS晶體管11和12的源極與輸出側(cè)BIP晶體管21和22的各自的集電極相連，并且其漏極分別與輸出端子OUT1和OUT2相連，并且其柵極與輸入側(cè)MOS晶體管10的柵極相連。因此，兩個輸出側(cè)MOS晶體管11和12的柵極具有實質(zhì)上與輸入側(cè)MOS晶體管10的柵極相同的電位。用于提供基極電流17的MOS晶體管17的源極與輸入側(cè)和輸出側(cè)雙極型晶體管20、21和22的基極相連，其柵極與輸入側(cè)MOS晶體管10的柵極相連，并且其漏極與電源VCC相連。在這種情況下，將輸出側(cè)晶體管21和22的尺寸分別設(shè)置為輸入側(cè)BIP晶體管20的N1倍和N2倍(N1和N2是正實數(shù))，從而輸出晶體管OUT1和OUT2的輸出電流I1和I2分別變?yōu)榱溯斎攵俗覫N的輸入電流I0的大約N1倍和N2倍。僅當(dāng)可以提供輸入側(cè)和輸出側(cè)BIP晶體管20、21和22的基極電流I80、IB1和IB2的總電流IB時，用于提供基極電流的MOS晶體管17的漏極不必直接與電源VCC相連。
在該電流鏡電路1中，輸入側(cè)和輸出側(cè)BIP晶體管20、21和22的基極具有比地電位高出基極和發(fā)射極之間的正向偏置電壓(Vf)的量的一電位。并且用于提供基極電流的MOS晶體管17的柵極具有比輸入側(cè)和輸出側(cè)BIP晶體管20、21和22的基極的電位高出與流經(jīng)漏極的電流IB相對應(yīng)的電壓量的一電位。于是，將輸入側(cè)BIP晶體管20的集電極固定到低于輸入側(cè)MOS晶體管10的柵極的電位，即，按照與流經(jīng)輸入側(cè)MOS晶體管10的漏極的電流I0相對應(yīng)的電壓量低于用于提供基極電流的晶體管17的柵極的電位。將輸出側(cè)BIP晶體管21的集電極固定到低于輸出側(cè)MOS晶體管11的柵極的電位，即，按照與流經(jīng)輸出側(cè)MOS晶體管11的漏極的電流I1的相對應(yīng)的電壓量低于用于提供基極電流的MOS晶體管17的柵極的電位。按照相同的方式，將輸出側(cè)BIP晶體管22的集電極固定到一電位，該電位按照與流經(jīng)輸出側(cè)MOS晶體管12的漏極的電流I2相對應(yīng)的電壓量低于用于提供基極電流的MOS晶體管17的柵極的電位。
這里，重要的是，可以通過將輸出側(cè)MOS晶體管11和12的尺寸分別設(shè)置為輸出側(cè)MOS晶體管10的N1倍和N2倍，可以將輸出側(cè)BIP晶體管21和22的集電極設(shè)置為大致等于輸入側(cè)BIP晶體管20的集電極的電位。由此，可以防止由于厄雷效應(yīng)所引起的輸入側(cè)和輸出側(cè)BIP晶體管20、21和22之間的特性偏差，結(jié)果，可以進(jìn)一步改善輸入電流I0和輸出電流I1和I2的一致性(比率)。此外，通過對用于提供基極電流的MOS晶體管17和輸入側(cè)MOS晶體管10的尺寸比與流經(jīng)用于提供基極電流的MOS晶體管17的漏極的電流IB和流經(jīng)輸入側(cè)MOS晶體管10的漏極的電流I0的比值進(jìn)行匹配，可以將輸入側(cè)BIP晶體管20的集電極電位(即，輸出側(cè)BIP晶體管21和22的集電極電位)設(shè)置為大致與輸入側(cè)和輸出側(cè)BIP晶體管20、21和22的基極電位相同。由此，可以抑制厄雷效應(yīng)自身的產(chǎn)生。對一致性(比率)幾乎沒有影響的這些MOS晶體管10、11、12和17的絕對尺寸可以設(shè)置為相對較小。
現(xiàn)在將進(jìn)一步描述用于提供基極電流的MOS晶體管17的功能。僅從流經(jīng)用于提供基極電流的MOS晶體管17的電流IB中分別提供輸入側(cè)和輸出側(cè)BIP晶體管20、21和22的基極電流IB0、IB1和IB2。換句話說，未從輸入電流I0中分支任何電流，并且變?yōu)榛鶚O電流IB0、IB1和IB2的一部分。因此，輸入電流I0精確地變?yōu)榱肆鹘?jīng)輸入側(cè)BIP晶體管20的電流，結(jié)果，輸出電流I1和I2非常精確地變?yōu)榱溯斎腚娏鱅0的N1倍和N2倍。
還可以通過設(shè)置與輸出側(cè)BIP晶體管21和22并聯(lián)的額外BIP晶體管來增加輸出端子，或者如果不需要，則可以省略輸出側(cè)BIP晶體管22(和輸出側(cè)MOS晶體管12)，并且可以僅使用一個輸出端子。
不必說，可以將電阻器30、31和32插入分別插入在BIP晶體管20、21和22與地電位之間，如圖2的電流鏡電路2所示，從而使在輸入側(cè)和輸出側(cè)BIP晶體管20、21和22之間的特性分散的影響最小。
圖3示出了當(dāng)將電流鏡電路1修改為支持高頻的電路時的情況。該電流鏡電路3具有另一第二輸入端子IN2，并且包括N型第二輸入側(cè)MOS晶體管16，其漏極和柵極與該第二輸入端子IN2相連；以及NPN型的第二輸入側(cè)BIP晶體管26，其集電極和基極與該第二輸入側(cè)MOS晶體管16的源極相連，并且其發(fā)射極接地，與上述電流鏡電路1的構(gòu)成元件分立設(shè)置。輸出MOS晶體管11和12的柵極不與輸入側(cè)MOS晶體管10的柵極相連，但是與第二輸入側(cè)MOS晶體管16的柵極相連。將第二輸入側(cè)MOS晶體管16和第二輸入側(cè)BIP晶體管26的尺寸分別設(shè)置為大致與輸入側(cè)MOS晶體管10和輸入側(cè)BIP晶體管20的尺寸相同，并且通過使與輸入端子IN的電流相同的輸入電流I0流到第二輸入端子IN2，可以將第二輸入側(cè)MOS晶體管16的柵極和輸入側(cè)MOS晶體管10的柵極設(shè)置為實質(zhì)上相同的電位。如果將高頻信號疊加到輸出端子OUT1和OUT2上，該電流鏡電路3阻止將該高頻信號反饋到輸入端子IN的輸入電流上，即使影響了第二輸入端子IN2的輸入電流，這可以防止諸如振蕩等問題的出現(xiàn)。
可以由雙CMOS工藝來制造電流鏡電路1、2和3，其中，可以將CMOS和BIP安裝在相同的半導(dǎo)體集成電路上。
以上描述了在輸入電流和輸出電流流入地電位的情況下的電流鏡電路，但是還可以按照相同的方式來構(gòu)造輸入電流和輸出電流流出電源(VCC)的情況下的電流電路。圖4所示的電流鏡電路4對應(yīng)于上述電流鏡電路1，但是利用與電源(VCC)相連的PNP型BIP晶體管來替代在電流鏡電路1中與地電位相連的NPN型BIP晶體管，并且利用P型的MOS晶體管來替代N型的MOS晶體管。按照該方式，在輸入電流和輸出電流流出電流源(VCC)的情況下，可以進(jìn)一步減小在輸入電流和輸出電流的一致性(比率)上的誤差。
本發(fā)明并不局限于上述實施例，而是可以在所附權(quán)利要求所定義的范圍內(nèi)，按照各種方式對其設(shè)計進(jìn)行修改。
權(quán)利要求
1.一種用于將輸入電流輸入到輸入端子并且將輸出電流輸出到輸出端子的電流鏡電路，包括基極共同相連的輸入側(cè)和輸出側(cè)雙極型晶體管；輸入側(cè)MOS晶體管，其源極與輸入側(cè)雙極型晶體管的集電極相連，其漏極和柵極與輸入端子相連；輸出側(cè)MOS晶體管，其源極與輸出側(cè)雙極型晶體管的集電極相連，其漏極與輸出端子相連，并且其柵極被設(shè)置為與輸入側(cè)MOS晶體管的柵極實質(zhì)上相同的電位；以及用于提供基極電流的MOS晶體管，其源極與輸入側(cè)和輸出側(cè)雙極型晶體管的基極相連，并且其柵極與輸入側(cè)MOS晶體管的柵極相連。
2.根據(jù)權(quán)利要求1所述的電流鏡電路，其特征在于輸出側(cè)MOS晶體管的柵極與輸入側(cè)MOS晶體管的柵極相連，以致兩個柵極具有實質(zhì)上相同的電位。
3.根據(jù)權(quán)利要求1所述的電流鏡電路，其特征在于輸入側(cè)MOS晶體管和輸出側(cè)MOS晶體管的尺寸比與輸入側(cè)雙極型晶體管和輸出側(cè)雙極型晶體管的尺寸比相匹配。
4.根據(jù)權(quán)利要求3所述的電流鏡電路，其特征在于用于提供基極電流的MOS晶體管和輸入側(cè)MOS晶體管的尺寸比與流經(jīng)用于提供基極電流的MOS晶體管的漏極的電流和流經(jīng)輸入側(cè)MOS晶體管的漏極的電流的比值相匹配。
全文摘要
本發(fā)明提出了一種電流鏡電路，進(jìn)一步改善了輸入電流和輸出電流的一致性(比率)。該電流鏡電路包括基極共同相連的輸入側(cè)和輸出側(cè)雙極型晶體管；輸入側(cè)MOS晶體管，其源極與輸入側(cè)雙極型晶體管的集電極相連，其漏極和柵極與輸入端子相連；輸出側(cè)MOS晶體管，其源極與輸出側(cè)雙極型晶體管的集電極相連，其漏極與輸出端子相連，并且其柵極與輸入側(cè)MOS晶體管的柵極相連；以及用于提供基極電流的MOS晶體管，其源極與輸入側(cè)和輸出側(cè)雙極型晶體管的基極相連，并且其柵極與輸入側(cè)MOS晶體管的柵極相連。
文檔編號G05F3/02GK1601894SQ20041007917
公開日2005年3月30日 申請日期2004年9月15日 優(yōu)先權(quán)日2003年9月26日
發(fā)明者小野晃裕, 中村晃 申請人:羅姆股份有限公司