一種多用途串行時(shí)間碼解碼器的制造方法
【專利摘要】本實(shí)用新型公開了一種多用途串行時(shí)間碼解碼器，以實(shí)現(xiàn)各種電力自動(dòng)化設(shè)備精確時(shí)間同步的目的。該多用途串行時(shí)間碼解碼器包括外部輸入調(diào)制電路、主控電路以及信號(hào)輸出電路，其中主控電路與外部輸入調(diào)制電路連接，以接收外部輸入的串行時(shí)間碼，并轉(zhuǎn)換為多路不同接口的對(duì)時(shí)信號(hào)；外部輸入調(diào)制電路，與主控電路連接，以輸出多路不同接口的對(duì)時(shí)信號(hào)。本實(shí)用新型基于高端的現(xiàn)場(chǎng)可編程邏輯門陣列平臺(tái)，采用先進(jìn)的片上系統(tǒng)和硬件邏輯模塊化設(shè)計(jì)方式，結(jié)合現(xiàn)場(chǎng)可編程邏輯門陣列的輸入輸出口資源豐富的優(yōu)點(diǎn)，滿足了各種自動(dòng)化設(shè)備對(duì)于不同對(duì)時(shí)接口和不同對(duì)時(shí)精度的要求。
【專利說(shuō)明】—種多用途串行時(shí)間碼解碼器
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及電力領(lǐng)域，特別涉及一種多用途串行時(shí)間碼解碼器。
【背景技術(shù)】
[0002]美國(guó)祀場(chǎng)儀器組(Inter-RangeInstrumentation Group,簡(jiǎn)稱 IRIG)的時(shí)間標(biāo)準(zhǔn)有兩大類:一類是并行時(shí)間碼格式，這類碼由于是并行格式，傳輸距離較近，且是二進(jìn)制，因此遠(yuǎn)不如串行格式廣泛；另一類是串行時(shí)間碼，共有六種格式，即A、B、D、E、G、H。它們的主要差別是時(shí)間碼的幀速率不同，IRIG-B即為其中的B型碼。
[0003]IRIG-B的幀速率為I幀/秒，每幀可傳遞100位的信息，其內(nèi)容包括了年日月時(shí)分秒以及閏秒修正等信息，經(jīng)譯碼后可以獲得多種頻率的脈沖信號(hào)和當(dāng)前的時(shí)間信息。IRIG-B碼對(duì)時(shí)方式具有數(shù)據(jù)豐富、時(shí)間精度高和不需要額外設(shè)置數(shù)據(jù)的優(yōu)點(diǎn)；缺點(diǎn)是需要進(jìn)行比串口方式更加復(fù)雜的編碼和解碼。
[0004]國(guó)家電網(wǎng)公司發(fā)布的《關(guān)于加強(qiáng)電力二次系統(tǒng)時(shí)鐘管理的通知》中就明確提出了加快電網(wǎng)二次系統(tǒng)時(shí)間同步技術(shù)規(guī)范的研究，逐步采用IRIG-B標(biāo)準(zhǔn)實(shí)現(xiàn)全球定位系統(tǒng)(Global Positioning System,簡(jiǎn)稱GPS)對(duì)時(shí)裝置與相關(guān)系統(tǒng)或設(shè)備的對(duì)時(shí)，同步校準(zhǔn)相對(duì)時(shí)間和絕對(duì)時(shí)間，關(guān)鍵系統(tǒng)和設(shè)備應(yīng)支持接收備用時(shí)鐘源的對(duì)時(shí)信號(hào)，以保障系統(tǒng)安全。通常情況下對(duì)時(shí)裝置的時(shí)間精度應(yīng)不低于7X 10_7秒/分鐘。
[0005]電力系統(tǒng)中電力自動(dòng)化設(shè)備眾多，對(duì)時(shí)間同步的時(shí)間同步時(shí)鐘、時(shí)間同步方式以及傳輸介質(zhì)要求也不盡相同。因此，電力系統(tǒng)時(shí)間同步系統(tǒng)應(yīng)該兼具針對(duì)性和靈活性，滿足不同的電力自動(dòng)化設(shè)備時(shí)間同步需求。目前，電力自動(dòng)化設(shè)備可以選用的時(shí)間同步方式有脈沖方式、串口報(bào)文方式、IRIG-B碼對(duì)時(shí)方式以及網(wǎng)絡(luò)方式四種。例如電能量計(jì)費(fèi)系統(tǒng)要求精度小于0.5s,使用網(wǎng)絡(luò)對(duì)時(shí)或者串口報(bào)文對(duì)時(shí)；配電網(wǎng)自動(dòng)化系統(tǒng)要求精度小于10ms，使用串口報(bào)文對(duì)時(shí)；故障錄波器則要求精度小于1ms，使用IRIG-B或秒脈沖(PPS)/分脈沖(PPM)加串口報(bào)文對(duì)時(shí)方式；要求最高的設(shè)備，如線路行波故障測(cè)距裝置、同步相量測(cè)量裝置以及雷電定位系統(tǒng)等，精度必須達(dá)到Ius的水平，使用IRIG-B或秒脈沖(PPS)/分脈沖(PPM)加串口報(bào)文對(duì)時(shí)方式。
[0006]傳統(tǒng)的IRIG-B解碼器的設(shè)計(jì)往往基于低端的復(fù)雜可編程邏輯器件(ComplexProgramable Logic Device,簡(jiǎn)稱CPLD) CPLD與單片機(jī)的組合方式,局限于CPLD邏輯門數(shù)有限，單片機(jī)性能不聞等因素，這種方式成本聞，結(jié)構(gòu)復(fù)雜，實(shí)現(xiàn)功能單一，精度也不聞，常常出現(xiàn)解碼錯(cuò)誤的情況，在現(xiàn)場(chǎng)復(fù)雜的應(yīng)用場(chǎng)合有著很大的局限性。本實(shí)用新型充分發(fā)揮新型現(xiàn)場(chǎng)可編程邏輯門陣列的性能優(yōu)勢(shì)，精心設(shè)計(jì)和仿真，在一顆芯片上集成整個(gè)系統(tǒng)，減少了大量外圍電路的設(shè)計(jì)，大大減小了設(shè)備的體積和功耗，滿足不同電力設(shè)備的同步接口需求，并提高了精度，經(jīng)過(guò)現(xiàn)場(chǎng)測(cè)試和應(yīng)用，得到了良好的使用效果。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型為了滿足未來(lái)智能電網(wǎng)對(duì)時(shí)間同步的需求，針對(duì)現(xiàn)有技術(shù)不足之處，提供了一種多用途串行時(shí)間碼解碼器，以實(shí)現(xiàn)各種電力自動(dòng)化設(shè)備精確時(shí)間同步的目的。
[0008]本實(shí)用新型為達(dá)到技術(shù)要求采用以下技術(shù)方案:
[0009]本實(shí)用新型提供的多用途串行時(shí)間碼解碼器包括外部輸入調(diào)制電路、主控電路以及信號(hào)輸出電路，其中主控電路與外部輸入調(diào)制電路連接，以接收外部輸入的串行時(shí)間碼，并轉(zhuǎn)換為多路不同接口的對(duì)時(shí)信號(hào)；外部輸入調(diào)制電路，與主控電路連接，以輸出多路不同接口的對(duì)時(shí)信號(hào)。
[0010]可選地，主控電路包括:現(xiàn)場(chǎng)可編程邏輯門陣列芯片、串行配置器、同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片、恒溫晶振、復(fù)位電路，其中，現(xiàn)場(chǎng)可編程邏輯門陣列芯片為主控芯片，與串行配置器、同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片、恒溫晶振以及復(fù)位電路分別連接。
[0011 ] 可選地，現(xiàn)場(chǎng)可編程邏輯門陣列芯片包括:直流B碼解碼模塊、交流B碼解碼模塊、時(shí)間補(bǔ)償模塊、鎖相環(huán)模塊、脈沖發(fā)生模塊、片上系統(tǒng)。
[0012]可選地，信號(hào)輸出電路包括:高速光耦、RS232收發(fā)芯片、RS485收發(fā)芯片、以太網(wǎng)收發(fā)器，其中，高速光耦輸出脈沖和直流形式的對(duì)時(shí)信號(hào)；RS232收發(fā)芯片輸出RS232形式的對(duì)時(shí)信號(hào)；RS485收發(fā)芯片輸出RS485形式的對(duì)時(shí)信號(hào)；以太網(wǎng)收發(fā)器輸出網(wǎng)絡(luò)報(bào)文形式的對(duì)時(shí)信號(hào)。
[0013]可選地，外部輸入調(diào)制電路包括:AD轉(zhuǎn)換電路，以接收外部輸入的交流串行時(shí)間碼信號(hào)；直流隔離電路，以接收外部輸入的直流串行時(shí)間碼信號(hào)。
[0014]與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)在于:基于高端的現(xiàn)場(chǎng)可編程邏輯門陣列平臺(tái)，采用先進(jìn)的片上系統(tǒng)和硬件邏輯模塊化設(shè)計(jì)方式，其在單芯片上實(shí)現(xiàn)了對(duì)時(shí)方式的靈活搭配，在解碼的同時(shí)，輸出精度可補(bǔ)償調(diào)整的IRIG-B碼、脈沖信號(hào)、串口對(duì)時(shí)報(bào)文以及網(wǎng)絡(luò)時(shí)間報(bào)文，并為以后的擴(kuò)展接口預(yù)留了設(shè)計(jì)空間，結(jié)合現(xiàn)場(chǎng)可編程邏輯門陣列的輸入輸出口資源豐富的優(yōu)點(diǎn)。滿足了各種自動(dòng)化設(shè)備對(duì)于不同對(duì)時(shí)接口和不同對(duì)時(shí)精度的要求。同時(shí)，本實(shí)用新型做到了保證了在不同現(xiàn)場(chǎng)可編程邏輯門陣列芯片上的快速應(yīng)用，有效降低產(chǎn)品成本。
[0015]根據(jù)下文結(jié)合附圖對(duì)本實(shí)用新型具體實(shí)施例的詳細(xì)描述，本領(lǐng)域技術(shù)人員將會(huì)更加明了本實(shí)用新型的上述以及其他目的、優(yōu)點(diǎn)和特征。
【專利附圖】

【附圖說(shuō)明】
[0016]后文將參照附圖以示例性而非限制性的方式詳細(xì)描述本實(shí)用新型的一些具體實(shí)施例。附圖中相同的附圖標(biāo)記標(biāo)示了相同或類似的部件或部分。本領(lǐng)域技術(shù)人員應(yīng)該理解，這些附圖未必是按比例繪制的。附圖中:
[0017]圖1是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的電路示意圖；
[0018]圖2是根據(jù)本實(shí)用新型的另一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的電路示意圖；
[0019]圖3是根據(jù)本實(shí)用新型的另一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的電路示意圖；
[0020]圖4是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的復(fù)位電路示意圖；
[0021]圖5是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的解碼電路的邊沿檢測(cè)電路示意圖；
[0022]圖6是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的B碼編碼的執(zhí)行波形圖；
[0023]圖7是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的B碼的解碼執(zhí)行波形圖；圖8是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的直流B碼基本碼元示意圖；以及
[0024]圖9是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的交流B碼基本碼元示意圖。
【具體實(shí)施方式】
[0025]圖1根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的電路示意圖。該多用途串行時(shí)間碼解碼器包括外部輸入調(diào)制電路10、主控電路20以及信號(hào)輸出電路30，其中主控電路20與外部輸入調(diào)制電路IO連接，以接收外部輸入的串行時(shí)間碼，并轉(zhuǎn)換為多路不同接口的對(duì)時(shí)信號(hào)；外部輸入調(diào)制電路10，與主控電路20連接，以輸出多路不同接口的對(duì)時(shí)信號(hào)。
[0026]圖2根據(jù)本實(shí)用新型的另一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的電路示意圖。在該實(shí)施例中，外部輸入調(diào)制電路10包括:AD轉(zhuǎn)換電路11，以接收外部輸入的交流串行時(shí)間碼信號(hào)；直流隔離電路12，以接收外部輸入的直流串行時(shí)間碼信號(hào)。主控電路20包括:現(xiàn)場(chǎng)可編程邏輯門陣列芯片21、串行配置器23、同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片22 (SDRAM)、恒溫晶振24、復(fù)位電路25，其中，現(xiàn)場(chǎng)可編程邏輯門陣列芯片21為主控芯片，與串行配置器23、同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片22、恒溫晶振24以及復(fù)位電路25分別連接。信號(hào)輸出電路30包括:高速光耦31、RS232收發(fā)芯片32、RS485收發(fā)芯片33、以太網(wǎng)收發(fā)器34，其中，高速光耦31輸出脈沖和直流形式的對(duì)時(shí)信號(hào)；RS232收發(fā)芯片32輸出RS232形式的對(duì)時(shí)信號(hào)；RS485收發(fā)芯片33輸出RS485形式的對(duì)時(shí)信號(hào)；以太網(wǎng)收發(fā)器34輸出網(wǎng)絡(luò)報(bào)文形式的對(duì)時(shí)信號(hào)。
[0027]具體地，外部輸入調(diào)制電路10中的AD轉(zhuǎn)換電路11用于對(duì)交流B碼調(diào)制，AC碼的高幅值最小為0.25V,低幅值最小為0.042V，取模數(shù)轉(zhuǎn)換的位數(shù)為8位，參考電壓為5V，分辨率為20mV，對(duì)應(yīng)B碼最低幅度的轉(zhuǎn)換，高幅對(duì)應(yīng)12，低幅對(duì)應(yīng)2，因此高低幅度很容易就能判斷出來(lái)。外部輸入調(diào)制電路10中的直流隔離電路12用于對(duì)直流B碼的調(diào)制，進(jìn)行光耦隔離和相應(yīng)的電平調(diào)制，如差分信號(hào)的B碼信號(hào)用過(guò)RS485芯片調(diào)制出來(lái)，TTL電平則通過(guò)光耦轉(zhuǎn)換得到。
[0028]圖3是根據(jù)本實(shí)用新型的另一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的電路示意圖?？蛇x地，現(xiàn)場(chǎng)可編程邏輯門陣列芯片21包括:直流B碼解碼模塊211、交流B碼解碼模塊212、時(shí)間補(bǔ)償模塊213、鎖相環(huán)模塊214、脈沖發(fā)生模塊215、片上系統(tǒng)216。在以上串行配置器23可以優(yōu)選采用EPCS16型號(hào)芯片，在這種情況下，現(xiàn)場(chǎng)可編程邏輯門陣列芯片21作為主控芯片，EPSC16芯片對(duì)現(xiàn)場(chǎng)可編程邏輯門陣列芯片21進(jìn)行配置，現(xiàn)場(chǎng)可編程邏輯門陣列完成硬件初始化后，開始接收外部的B碼信號(hào)，處理后進(jìn)行輸出。解碼出來(lái)的信息包含兩種:秒脈沖與當(dāng)前B碼碼元。其中秒脈沖輸出給時(shí)間補(bǔ)償模塊213，時(shí)間補(bǔ)償模塊213根據(jù)時(shí)間補(bǔ)償?shù)木纫螽a(chǎn)生相應(yīng)精度的秒脈沖；當(dāng)前B碼碼元通過(guò)通用輸入與輸出信號(hào)腳輸出給片上系統(tǒng)216模塊，由片上系統(tǒng)216模塊來(lái)進(jìn)行下一步的B碼解碼，得到當(dāng)前的時(shí)分秒與年月日等信息，隨后將這些信息進(jìn)行處理，最后將處理過(guò)的信息以串口時(shí)間報(bào)文和網(wǎng)絡(luò)時(shí)間報(bào)文的形式發(fā)送出去。在兩種解碼模塊中設(shè)計(jì)了看門狗電路，在B碼接口無(wú)信號(hào)時(shí)，解碼模塊進(jìn)行自復(fù)位，同時(shí)現(xiàn)場(chǎng)可編程邏輯門陣列芯片21進(jìn)入自守時(shí)狀態(tài)，繼續(xù)輸出一定精度的對(duì)時(shí)信號(hào)。鎖相環(huán)模塊214對(duì)恒溫晶振24進(jìn)行倍頻，分別輸出給解碼電路、片上系統(tǒng)216和時(shí)間補(bǔ)償模塊213。片上系統(tǒng)216，包括了片上系統(tǒng)處理器模塊、SDRAM控制模塊、EPCS16控制模塊、通用輸入與輸出模塊、通用異步接收/發(fā)送裝置(UART)模塊、以太網(wǎng)模塊以及備用模塊。
[0029]主控電路20中的除現(xiàn)場(chǎng)可編程邏輯門陣列之外的部件中，SDRAM，用于片上系統(tǒng)216運(yùn)行數(shù)據(jù)緩存；恒溫晶振24，用于產(chǎn)生現(xiàn)場(chǎng)可編程邏輯門陣列運(yùn)行所需高精度頻率源，復(fù)位RESET電路，用于對(duì)解碼器進(jìn)行復(fù)位操作。
[0030]信號(hào)輸出電路30包括:高速光耦31、RS232收發(fā)芯片32、RS485收發(fā)芯片33、以太網(wǎng)收發(fā)器34，其中，高速光耦31輸出脈沖和直流形式的對(duì)時(shí)信號(hào)，用于與電力自動(dòng)化設(shè)備進(jìn)行電氣隔離；RS232收發(fā)芯片32輸出RS232形式的對(duì)時(shí)信號(hào)，以發(fā)送RS232電平串口時(shí)間報(bào)文；RS485收發(fā)芯片33輸出RS485形式的對(duì)時(shí)信號(hào)，以接收和發(fā)送RS485差分方式電平；以太網(wǎng)收發(fā)器34輸出網(wǎng)絡(luò)報(bào)文形式的對(duì)時(shí)信號(hào)，可以優(yōu)選采用DP83640芯片。
[0031]B碼經(jīng)信道傳輸?shù)臅r(shí)延很大，往往已經(jīng)超過(guò)時(shí)間同步誤差的要求，如果不對(duì)傳輸時(shí)延進(jìn)行修正，終端的時(shí)間同步誤差就會(huì)超差。因此需要在解碼電路中加入延遲補(bǔ)償電路。時(shí)延補(bǔ)償值為所用信道的時(shí)延實(shí)測(cè)值。B碼經(jīng)解碼后獲得的Ipps信號(hào)，經(jīng)延時(shí)補(bǔ)償后輸出準(zhǔn)時(shí)的Ipps信號(hào)供分頻器同步用。
[0032]串口時(shí)間報(bào)文通過(guò)UART總線發(fā)出，在通過(guò)光耦后，分別通過(guò)RS232和RS485芯片輸出。網(wǎng)絡(luò)時(shí)間報(bào)文通過(guò)DP83640芯片后，通過(guò)網(wǎng)絡(luò)變壓器隔離后輸出，DP83640與現(xiàn)場(chǎng)可編程邏輯門陣列之間通過(guò)RMII與ΜΠΜ兩種總線進(jìn)行連接。信號(hào)輸出電路30中還包括其他協(xié)議的通信接口，作為可擴(kuò)展的模塊，滿足應(yīng)用現(xiàn)場(chǎng)的其他接口需求。
[0033]圖4是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的復(fù)位電路25示意圖。在上電或者復(fù)位后，RESET電路對(duì)解碼器進(jìn)行復(fù)位操作，為了提高整個(gè)系統(tǒng)的復(fù)位可靠性，避免出現(xiàn)亞穩(wěn)態(tài)，在外部RESET信號(hào)的基礎(chǔ)上，設(shè)計(jì)了一種異步復(fù)位、同步釋放的雙緩沖RESET電路。
[0034]圖5是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的解碼電路的邊沿檢測(cè)電路示意圖。直流B碼解碼模塊211與交流B碼解碼模塊212分別對(duì)外部輸入的直流B碼和交流B碼進(jìn)行解碼，邊沿檢測(cè)電路實(shí)時(shí)分辨B碼的上升沿和下降沿并輸出，保證了解碼的精確度。
[0035]圖6是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的B碼編碼的執(zhí)行波形圖。其中第一行波形為時(shí)鐘信號(hào)；第二行波形為復(fù)位信號(hào)，整個(gè)系統(tǒng)在其為高電平時(shí)開始工作；第三行波形為秒脈沖信號(hào)；第四行波形為B碼編碼信號(hào)，可以看出，其第一個(gè)碼元的上升沿與秒脈沖的上升沿對(duì)齊，說(shuō)明編碼正確。
[0036]圖7是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的B碼的解碼執(zhí)行波形圖。其中第一行波形為時(shí)鐘信號(hào)；第二行波形為復(fù)位信號(hào)，整個(gè)系統(tǒng)在其為高電平時(shí)開始工作；第三行波形為輸入B碼的仿真信號(hào)；第四行波形為結(jié)算出來(lái)的秒脈沖信號(hào)，可以看出，秒脈沖的上升沿與B碼的第一個(gè)碼元上升沿對(duì)齊，說(shuō)明解碼正確。
[0037]圖8是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的直流B碼基本碼元示意圖，圖9是根據(jù)本實(shí)用新型的一個(gè)實(shí)施例的多用途串行時(shí)間碼解碼器的交流B碼基本碼元示意圖。其中每種碼元的長(zhǎng)度為10ms，其中脈寬2ms的為碼元“O”;脈寬8ms的為碼元“P”;脈寬5ms的為碼元“I”。本實(shí)用新型所設(shè)計(jì)的B碼解碼電路和其他電路均是根據(jù)其特征來(lái)進(jìn)行設(shè)計(jì)的。
[0038]以上實(shí)施例中多用途串行時(shí)間碼解碼器中各部件、模塊均由硬件電路直接完成，利用電路構(gòu)造完實(shí)現(xiàn)技術(shù)目的，解決未來(lái)智能電網(wǎng)對(duì)時(shí)間同步的要求高的問(wèn)題。
【權(quán)利要求】
1.一種多用途串行時(shí)間碼解碼器，其特征在于，包括外部輸入調(diào)制電路、主控電路以及信號(hào)輸出電路，其中， 所述主控電路與所述外部輸入調(diào)制電路連接，以接收外部輸入的串行時(shí)間碼，并轉(zhuǎn)換為多路不同接口的對(duì)時(shí)信號(hào)； 所述外部輸入調(diào)制電路，與所述主控電路連接，以輸出所述多路不同接口的對(duì)時(shí)信號(hào)。
2.根據(jù)權(quán)利要求1所述的串行時(shí)間碼解碼器，其特征在于，所述主控電路包括:現(xiàn)場(chǎng)可編程邏輯門陣列芯片、串行配置器、同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片、恒溫晶振、復(fù)位電路，其中，所述現(xiàn)場(chǎng)可編程邏輯門陣列芯片為主控芯片，與所述串行配置器、所述同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片、所述恒溫晶振以及所述復(fù)位電路分別連接。
3.根據(jù)權(quán)利要求2所述的串行時(shí)間碼解碼器，其特征在于，所述現(xiàn)場(chǎng)可編程邏輯門陣列芯片包括:直流B碼解碼模塊、交流B碼解碼模塊、時(shí)間補(bǔ)償模塊、鎖相環(huán)模塊、脈沖發(fā)生模塊、片上系統(tǒng)。
4.根據(jù)權(quán)利要求1所述的串行時(shí)間碼解碼器，其特征在于，所述信號(hào)輸出電路包括:高速光耦、RS232收發(fā)芯片、RS485收發(fā)芯片、以太網(wǎng)收發(fā)器，其中， 所述高速光耦輸出脈沖和直流形式的對(duì)時(shí)信號(hào)； 所述RS232收發(fā)芯片輸出RS232形式的對(duì)時(shí)信號(hào)； 所述RS485收發(fā)芯片輸出RS485形式的對(duì)時(shí)信號(hào)； 所述以太網(wǎng)收發(fā)器輸出網(wǎng)絡(luò)報(bào)文形式的對(duì)時(shí)信號(hào)。
5.根據(jù)權(quán)利要求1所述的串行時(shí)間碼解碼器，其特征在于，所述外部輸入調(diào)制電路包括: AD轉(zhuǎn)換電路，以接收外部輸入的交流串行時(shí)間碼信號(hào)； 直流隔離電路，以接收外部輸入的直流串行時(shí)間碼信號(hào)。
【文檔編號(hào)】G04G7/00GK203708224SQ201420066611
【公開日】2014年7月9日 申請(qǐng)日期:2014年2月13日 優(yōu)先權(quán)日:2014年2月13日
【發(fā)明者】葛星 申請(qǐng)人:葛星