一種提取待測時鐘信號時間間隔參數(shù)的電路及方法
【專利摘要】本發(fā)明公開了一種提取待測時鐘信號時間間隔參數(shù)的電路及方法，電路包括有比較器、時鐘分配單元、啟動/停止控制單元、電路結構相同的三路通路單元、FPGA單元，方法通過FPGA單元對三路通路單元分別鎖定三個相應待測時鐘信號的邊沿，將三個待測時鐘信號的邊沿相互之間兩兩組合可一次提取出三個時間間隔參數(shù)或相鄰周期值。本發(fā)明可實現(xiàn)對高速待測時鐘提取時間間隔參數(shù)，并可對參數(shù)的類型及正/負極性進行靈活的控制，單次側量可提取三個時間間隔參數(shù)或相鄰周期值，并可實現(xiàn)隨機取樣。
【專利說明】—種提取待測時鐘信號時間間隔參數(shù)的電路及方法

【技術領域】
[0001]本發(fā)明涉及時鐘信號測試領域，具體是一種提取待測時鐘信號時間間隔參數(shù)的電路及方法。

【背景技術】
[0002]時間間隔測量技術在航空、航天、精確制導以及核物理等領域有著廣泛的應用，是導航、空間技術、通訊、工業(yè)生產、電力等應用領域不可缺少的關鍵技術。時間間隔測量對測控技術在工業(yè)、國防及科學技術的進步方面起到了舉足輕重的作用。
[0003]要對時鐘信號進行信號完整性分析并分離出確定性抖動(DJ)、隨機性抖動(RJ)、周期性抖動(PJ)及高頻調制分析等，需要測量的時間間隔參數(shù)很多，如正/負周期、正/負脈寬、正/負N個周期及相鄰周期值等。
[0004]現(xiàn)有的提取待測時鐘信號時間間隔參數(shù)的電路，通常只是提取單一的時間間隔參數(shù)如正/負周期或正/負脈寬等，并且不能任意的對參數(shù)類型和正/負極性進行控制，同時一般待測時鐘信號頻率不超過GHz。與由示波器電路測量相比，由觸發(fā)電路本身引起的抖動可以降低到最小。帶來的好處是，測量迅速準確。同時也可以進行周期抖動、周期對周期等的測量。輸入信號的周期、脈寬、N個周期等由時間間隔測量電路完成測試。
[0005]因此，如何獲得高速待測時鐘更多的時間間隔參數(shù)并可選擇參數(shù)類型及正/負極性，是本領域技術人員需要解決的技術問題。
[0006]
【發(fā)明內容】
本發(fā)明的目的是提供一種提取待測時鐘信號時間間隔參數(shù)的電路及方法，以解決現(xiàn)有技術存在的問題。
[0007]為了達到上述目的，本發(fā)明所采用的技術方案為:
一種提取待測時鐘信號時間間隔參數(shù)的電路，其特征在于:包括有比較器、時鐘分配單元、啟動/停止控制單元、電路結構相同的三路通路單元、FPGA單元,其中:
所述比較器輸出與時鐘分配單元輸入連接，待測時鐘信號差分輸入至比較器，在差分輸入的交叉點比較后，送入時鐘分配單元；
所述時鐘分配單元由差分比較器和一分四的緩沖器集成電路芯片構成，時鐘分配單元的輸出分別與啟動/停止控制單元輸入、三路通路單元輸入連接，比較器送入的待測時鐘信號經(jīng)過一分四的緩沖器后分為四路輸出，四路輸出的待測時鐘信號分別送入啟動/停止控制單元、三路通路單元；
所述啟動/停止控制單元由單個D觸發(fā)器構成,啟動/停止控制單元輸出部分連接至三路通路單元，所述FPGA單元有部分輸出連接至啟動/控制單元輸入，時鐘分配單元輸出的待測時鐘信號送入啟動/停止控制單元D觸發(fā)器的時鐘輸入端，F(xiàn)PGA單元產生啟動/停止測量信號并送入啟動/停止控制單元D觸發(fā)器的數(shù)據(jù)輸入端，啟動/停止控制單元以待測時鐘信號作為基準信號同步啟動/停止測量信號產生啟動/停止控制信號，啟動/停止控制信號通過啟動/停止控制單元的輸出差分輸出，其中部分啟動/停止控制信號送入三路通路單元； 所述通路單元中，每路通路單元分別由第一正/負選擇芯片、二分頻芯片、第二正/負選擇芯片、可編程分頻器、鎖存器依次連接構成，所述時鐘分配單元輸出分別與每路通路單元中第一正/負選擇芯片輸入連接，所述FPGA單元有部分輸出分別與每路通路單元中第一正/負選擇芯片、第二正/負選擇芯片、可編程分頻器連接，所述啟動/停止控制單元部分輸出分別與每路通路單元中二分頻芯片、可編程分頻器、鎖存器連接，時鐘分配單元輸出的待測時鐘信號送入每路通路單元中第一正/負選擇芯片，待測時鐘信號依次經(jīng)過第一正/負選擇芯片正負選擇、二分頻芯片分頻、第二正/負選擇芯片正負選擇、可編程分頻器分頻、鎖存器鎖存后通過鎖存器輸出待測時鐘信號的鎖定邊沿，所述啟動/停止控制單元輸出的啟動/停止控制信號分別送入二分頻芯片、可編程分頻器、鎖存器，作為二分頻芯片和鎖存器的復位信號以及可編程分頻器的置數(shù)使能信號，所述FPGA單元中產生正/負極性選擇信號、分頻置數(shù)控制信號，正/負極性選擇信號由FPGA單元分別送入第一正/負選擇芯片、第二正/負選擇芯片，分頻置數(shù)控制信號由FPGA單元送入可編程分頻器。
[0008]所述的一種提取待測時鐘信號時間間隔參數(shù)的電路，其特征在于:所述比較器單端輸入待測時鐘信號時，比較器未輸入待測時鐘信號的輸入端接地，或者接一個固定比較電平。
[0009]一種待測時鐘信號時間間隔提取方法，其特征在于:通過FPGA單元對三路通路單元中正/負選擇芯片的正/負極性選擇，以及可編程分頻器的分頻置數(shù)的控制，三路通路單元分別鎖定三個相應待測時鐘信號的邊沿，將三個待測時鐘信號的邊沿相互之間兩兩組合可一次提取出三個時間間隔參數(shù)或相鄰周期值。
[0010]本發(fā)明的有益效果:
本發(fā)明提供用于信號完整性分析儀時間間隔測量中的一種提取待測時鐘信號時間間隔參數(shù)的電路及方法，可實現(xiàn)對高速待測時鐘提取時間間隔參數(shù)，并可對參數(shù)的類型及正/負極性進行靈活的控制，單次側量可提取三個時間間隔參數(shù)或相鄰周期值，并可實現(xiàn)隨機取樣。

【專利附圖】

【附圖說明】
[0011]圖1為本發(fā)明電路的結構框圖。
[0012]圖2為本發(fā)明的通路單元的結構框圖。
[0013]圖3為本發(fā)明的提取待測時鐘信號時間間隔參數(shù)的波形示意圖。

【具體實施方式】
[0014]如圖1、圖2所示，一種提取待測時鐘信號時間間隔參數(shù)的電路，包括有比較器、時鐘分配單元101、啟動/停止控制單元102、電路結構相同的三路通路單元103、104、105，F(xiàn)PGA單元106，其中:
比較器輸出與時鐘分配單，101輸入連接，待測時鐘信號差分輸入至比較器，在差分輸入的交叉點比較后，送入時鐘分配單元101 ；
時鐘分配單元101由差分比較器和一分四的緩沖器集成電路芯片構成，時鐘分配單元101的輸出分別與啟動/停止控制單元102輸入、三路通路單元103、104、105輸入連接，比較器送入的待測時鐘信號經(jīng)過一分四的緩沖器后分為四路輸出，四路輸出的待測時鐘信號分別送入啟動/停止控制單元102、三路通路單元103、104、105 ；
啟動/停止控制單元102由單個D觸發(fā)器構成,啟動/停止控制單元102輸出部分連接至三路通路單元103、104、105，F(xiàn)PGA單元106有部分輸出連接至啟動/控制單元輸入，時鐘分配單元101輸出的待測時鐘信號送入啟動/停止控制單元102D觸發(fā)器的時鐘輸入端，F(xiàn)PGA單元106產生啟動/停止測量信號并送入啟動/停止控制單元102D觸發(fā)器的數(shù)據(jù)輸入端，啟動/停止控制單元102以待測時鐘信號作為基準信號同步啟動/停止測量信號產生啟動/停止控制信號，啟動/停止控制信號通過啟動/停止控制單元102的輸出差分輸出，其中部分啟動/停止控制信號送入三路通路單元103、104、105 ；
通路單元103、104、105中，每路通路單元分別由第一正/負選擇芯片201、二分頻芯片202、第二正/負選擇芯片203、可編程分頻器204、鎖存器205依次連接構成，時鐘分配單元101輸出分別與每路通路單元中第一正/負選擇芯201片輸入連接，F(xiàn)PGA單元106有部分輸出分別與每路通路單元中第一正/負選擇芯片201、第二正/負選擇芯片203、可編程分頻器204連接，啟動/停止控制單元102部分輸出分別與每路通路單元中二分頻芯片202、可編程分頻器204、鎖存器205連接，時鐘分配單元101輸出的待測時鐘信號送入每路通路單元中第一正/負選擇芯片201，待測時鐘信號依次經(jīng)過第一正/負選擇芯片201正負選擇、二分頻芯片202分頻、第二正/負選擇芯片203正負選擇、可編程分頻器204分頻、鎖存器205鎖存后通過鎖存器205輸出待測時鐘信號的鎖定邊沿，啟動/停止控制單元102輸出的啟動/停止控制信號分別送入二分頻芯片202、可編程分頻器204、鎖存器205，作為二分頻芯片202和鎖存器205的復位信號以及可編程分頻器204的置數(shù)使能信號，F(xiàn)PGA單元106中產生正/負極性選擇信號、分頻置數(shù)控制信號，正/負極性選擇信號由FPGA單元106分別送入第一正/負選擇芯片201、第二正/負選擇芯片203，分頻置數(shù)控制信號由FPGA單元106送入可編程分頻器204。
[0015]比較器單端輸入待測時鐘信號時，比較器未輸入待測時鐘信號的輸入端接地，或者接一個固定比較電平。
[0016]一種待測時鐘信號時間間隔提取方法，通過FPGA單元對三路通路單元中正/負選擇芯片的正/負極性選擇，以及可編程分頻器的分頻置數(shù)的控制，三路通路單元分別鎖定三個相應待測時鐘信號的邊沿，將三個待測時鐘信號的邊沿相互之間兩兩組合可一次提取出三個時間間隔參數(shù)或相鄰周期值。
[0017]本發(fā)明包括時鐘分配單元，時鐘分配單元將待測時鐘信號輸出為四路；時鐘分配單元的輸出端分別接入啟動/停止控制單元、完全相同的三路通路單元，由FPGA單元輸入至啟動/停止控制單元的啟動/停止測量信號經(jīng)過D觸發(fā)器與待測時鐘信號同步，產生啟動/停止控制信號差分輸出至三路通路單元；三路通路單元對待測時鐘信號進行分頻、正/負極性選擇，通過鎖存器鎖存住所要提取的待測時鐘信號的邊沿。其中三路通路單元中可編程分頻器分頻置數(shù)控制信號、正/負極性選擇及啟動/停止控制單元中啟動/停止測量信號均由FPGA單元產生。
[0018]本發(fā)明中，待測時鐘信號差分輸入至高速比較器，在差分輸入的交叉點比較，減少同步比較器引入的抖動；單端信號輸入時，則要求差分的另一端子接地，或者接一固定比較電平；再經(jīng)高速低抖動的一分四緩沖器集成電路芯片構成的時鐘分配單元將待測時鐘信號輸出為四路。
[0019]本發(fā)明中，啟動/停止控制單元以待測時鐘信號作為時基信號，將啟動/停止測量信號經(jīng)過D觸發(fā)器與其同步，減少因啟動/停止測量信號與待測時鐘信號不同步造成測量不準確。此外，三路通路單元中固定二分頻芯片及鎖存器的復位信號、可編程分頻器的置數(shù)使能信號均由啟動/停止測量信號提供，以達到每次啟動測量前自動復位及置數(shù)的目的，提高了測試效率。
[0020]本發(fā)明中，三路完全相同的通路單元，分別由括兩個正/負選擇芯片、二分頻芯片、可編程分頻器(2048>N彡2)及鎖存器構成，上述集成電路芯片均選用ON semi公司頻率大于3GHz的100EP系列ECL器件設計，待測時鐘頻率可達2.5GHz ;在PCB設計中，三個通路單元布局一致、走線嚴格等長，差分信號線進行100 Ω阻抗控制，盡可能地將布局布線對電路性能的影響減少到最小。
[0021 ] 本發(fā)明中，F(xiàn)PGA單元產生啟動/停止測量信號、三路通路單元中正/負極性選擇信號、可編程分頻器的分頻置數(shù)控制信號，可與后端時間間隔測量電路采用一片F(xiàn)PGA設計，節(jié)約了芯片資源，減少了 CPU的負擔，提高了設計的靈活性。
[0022]本發(fā)明中，通過FPGA單元對三路通路單元中正/負極性選擇及可編程分頻置數(shù)的控制，三個通路單元分別鎖定三個相應待測時鐘信號的邊沿，相互之間兩兩組合可一次提取出三個時間間隔參數(shù)(如正/負周期、正/負脈寬、正/負N個周期等)或相鄰周期值，測量啟動前由電路自動進行復位及分頻置數(shù)，提高了測試效率，通過改變啟動/停止測量的時機可實現(xiàn)隨機取樣。
[0023]具體實施例:
本發(fā)明的提供了一種提取待測時鐘信號時間間隔參數(shù)的電路，該電路主要包括時鐘分配單元101、啟動/停止控制單元102、通路單元103、通路單元104、通路單元105及FPGA單元106。時鐘分配單元101，待測時鐘信號差分輸入至高速比較器，在差分輸入的交叉點比較，減少同步比較器引入的抖動；單端信號輸入時，則要求差分的另一端子接地，或者接一固定比較電平；再經(jīng)高速低抖動的一分四緩沖器集成電路芯片將待測時鐘信號輸出為四路；時鐘分配單元的輸出端分別接入啟動/停止控制單元102、通路單元103、通路單元104及通路單元105 ;啟動/停止控制單元102，以待測信號作為時基信號，啟動/停止測量信號經(jīng)過D觸發(fā)器與其同步，減少因啟動/停止測量信號與待測時鐘信號不同步造成測量不準確；此外，三路通路單元中二分頻芯片及鎖存器的復位信號、可編程分頻器的置數(shù)使能信號均由與啟動/停止控制信號提供，以達到每次啟動測量前自動復位及置數(shù)的目的，提高了測試效率；完全相同的三路通路單元，分別包括正/負極性選擇201和203、固定二分頻202、可編程分頻(2048>N ^ 2) 204及鎖存器205集成電路芯片，上述集成電路芯片均選用ON semi公司頻率大于3GHz的100EP系列ECL器件設計，待測時鐘頻率可達2.5GHz ;在？08設計中，三個通路布局一致、走線嚴格等長，差分信號線進行100Ω阻抗控制，盡可能地將布局布線對電路性能的影響減少到最??；所述的FPGA單元106產生啟動/停止測量信號、通路1、2、3單元中正/負極性選擇信號、可編程分頻器的分頻置數(shù)等控制信號，可與后端時間間隔測量電路采用一片F(xiàn)PGA設計，節(jié)約了芯片資源，減少了 CPU的負擔，提高了設計的靈活性。
[0024]如圖3所示，本發(fā)明提供了一種提取待測時鐘信號時間間隔參數(shù)的方法，該方法是通過對三路通路單元中正/負極性選擇及可編程分頻置數(shù)的控制，三個通路分別鎖定三個相應待測時鐘信號的邊沿，相互之間兩兩組合可一次提取出三個時間間隔參數(shù)(如正/負周期、正/負脈寬及正/負N個周期等)或相鄰周期值，測量啟動前由電路自動進行復位及分頻置數(shù)，提高了測試效率，并可實現(xiàn)隨機取樣。具體步驟為(以通路單元103為例):
(1)、待測時鐘信號經(jīng)時鐘分配單元輸出為四路，其中一路a接入通路單元103中正/負選擇芯片201進行正負選擇，其輸出波形如圖3所示為a+或a-;
(2)、正/負選擇芯片201輸出端接入固定二分頻芯片202的輸入端，其二分頻后的輸出接入正/負選擇芯片203進行正負選擇，這時其輸出波形有四種組合，如圖3所示為((a++ 2) +)、((a++ 2) -)、((a-+ 2) +)或((a-+ 2)-)；
(3)、正/負選擇芯片203輸出接入可編程分頻器204，其分頻數(shù)可設置為2048>N彡2，這里假設分頻數(shù)為2,其輸出波形如圖3所不為((a++ 2)+ + 2)、((a++ 2)- + 2)、((a-+ 2)+ + 2)或((a-+ 2)- + 2)；
(4)、可編程分頻器204輸出接入鎖存器205的輸入端，鎖存后的信號沿如圖3中的①、②、③或④。
[0025](5)如圖所示①和②之間的時間間隔即為待測信號的正周期；同理①和③之間的時間間隔即為待測信號的負脈寬；①和④之間的時間間隔即為待測信號的正脈寬；②和③之間的時間間隔即為待測信號的負周期。只需改變圖2中N分頻的分頻置數(shù)就可以實現(xiàn)N周期的測量(2048>N ^ 2)，通過FPGA的編程很容易實現(xiàn)各種參數(shù)的測試。
【權利要求】
1.一種提取待測時鐘信號時間間隔參數(shù)的電路，其特征在于:包括有比較器、時鐘分配單元、啟動/停止控制單元、電路結構相同的三路通路單元、FPGA單元，其中: 所述比較器輸出與時鐘分配單元輸入連接，待測時鐘信號差分輸入至比較器，在差分輸入的交叉點比較后，送入時鐘分配單元； 所述時鐘分配單元由差分比較器和一分四的緩沖器集成電路芯片構成，時鐘分配單元的輸出分別與啟動/停止控制單元輸入、三路通路單元輸入連接，比較器送入的待測時鐘信號經(jīng)過一分四的緩沖器后分為四路輸出，四路輸出的待測時鐘信號分別送入啟動/停止控制單元、三路通路單元； 所述啟動/停止控制單元由單個D觸發(fā)器構成,啟動/停止控制單元輸出部分連接至三路通路單元，所述FPGA單元有部分輸出連接至啟動/控制單元輸入，時鐘分配單元輸出的待測時鐘信號送入啟動/停止控制單元D觸發(fā)器的時鐘輸入端，F(xiàn)PGA單元產生啟動/停止測量信號并送入啟動/停止控制單元D觸發(fā)器的數(shù)據(jù)輸入端，啟動/停止控制單元以待測時鐘信號作為基準信號同步啟動/停止測量信號產生啟動/停止控制信號，啟動/停止控制信號通過啟動/停止控制單元的輸出差分輸出，其中部分啟動/停止控制信號送入三路通路單元； 所述通路單元中，每路通路單元分別由第一正/負選擇芯片、二分頻芯片、第二正/負選擇芯片、可編程分頻器、鎖存器依次連接構成，所述時鐘分配單元輸出分別與每路通路單元中第一正/負選擇芯片輸入連接，所述FPGA單元有部分輸出分別與每路通路單元中第一正/負選擇芯片、第二正/負選擇芯片、可編程分頻器連接，所述啟動/停止控制單元部分輸出分別與每路通路單元中二分頻芯片、可編程分頻器、鎖存器連接，時鐘分配單元輸出的待測時鐘信號送入每路通路單元中第一正/負選擇芯片，待測時鐘信號依次經(jīng)過第一正/負選擇芯片正負選擇、二分頻芯片分頻、第二正/負選擇芯片正負選擇、可編程分頻器分頻、鎖存器鎖存后通過鎖存器輸出待測時鐘信號的鎖定邊沿，所述啟動/停止控制單元輸出的啟動/停止控制信號分別送入二分頻芯片、可編程分頻器、鎖存器，作為二分頻芯片和鎖存器的復位信號以及可編程分頻器的置數(shù)使能信號，所述FPGA單元中產生正/負極性選擇信號、分頻置數(shù)控制信號，正/負極性選擇信號由FPGA單元分別送入第一正/負選擇芯片、第二正/負選擇芯片，分頻置數(shù)控制信號由FPGA單元送入可編程分頻器。
2.根據(jù)權利要求1所述的一種提取待測時鐘信號時間間隔參數(shù)的電路，其特征在于:所述比較器單端輸入待測時鐘信號時，比較器未輸入待測時鐘信號的輸入端接地，或者接一個固定比較電平。
3.一種基于權利要求1所述電路的待測時鐘信號時間間隔提取方法，其特征在于:通過FPGA單元對三路通路單元中正/負選擇芯片的正/負極性選擇，以及可編程分頻器的分頻置數(shù)的控制，三路通路單元分別鎖定三個相應待測時鐘信號的邊沿，將三個待測時鐘信號的邊沿相互之間兩兩組合可一次提取出三個時間間隔參數(shù)或相鄰周期值。
【文檔編號】G04F10/00GK104133367SQ201410320982
【公開日】2014年11月5日 申請日期:2014年7月7日 優(yōu)先權日:2014年7月7日
【發(fā)明者】林偉, 程根法 申請人:中國電子科技集團公司第四十一研究所