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全硬件時(shí)間同步裝置的制作方法

文檔序號(hào):6254952閱讀:264來(lái)源:國(guó)知局
專利名稱:全硬件時(shí)間同步裝置的制作方法
技術(shù)領(lǐng)域
本實(shí)用新型涉及一種完全用硬件實(shí)現(xiàn)多種時(shí)鐘源選擇、解碼,然后編碼輸出脈沖、 串口、IRIG-B、DCF77等標(biāo)準(zhǔn)對(duì)時(shí)信號(hào)的時(shí)間同步裝置。
背景技術(shù)
一個(gè)系統(tǒng),如變電站自動(dòng)化系統(tǒng),由分布的多個(gè)數(shù)據(jù)采集裝置組成,數(shù)據(jù)分析及綜 合應(yīng)用要求系統(tǒng)內(nèi)各裝置的時(shí)鐘保持一致,從而保證各裝置數(shù)據(jù)記錄時(shí)標(biāo)的一致,為此,系 統(tǒng)內(nèi)需要配置一個(gè)接收基準(zhǔn)時(shí)鐘源轉(zhuǎn)換輸出標(biāo)準(zhǔn)對(duì)時(shí)信號(hào)的時(shí)間同步裝置。傳統(tǒng)的時(shí)間同步裝置采用微處理器實(shí)現(xiàn)時(shí)鐘源信號(hào)的選擇、解碼和輸出信號(hào)的編 碼,由于裝置按程序運(yùn)行,存在以下問(wèn)題1)在強(qiáng)電磁干擾環(huán)境下,程序指針可能受到干擾跑飛,裝置會(huì)因?yàn)閺?fù)位而短暫失 效;2)輸入到輸出的延時(shí)不固定,難以準(zhǔn)確補(bǔ)償,輸出精度的穩(wěn)定性較差。 發(fā)明內(nèi)容為了克服上述傳統(tǒng)的時(shí)間同步裝置的不足,本實(shí)用新型提出了一種全硬件時(shí)間同 步裝置,采用現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片實(shí)現(xiàn)時(shí)間信號(hào)的解碼、編碼以及基準(zhǔn)源的選擇和 切換。本實(shí)用新型解決其技術(shù)問(wèn)題所采用的技術(shù)方案是全硬件時(shí)間同步裝置包括母 板、電源插件、光纖插件、主時(shí)鐘插件、守時(shí)插件和至少一個(gè)擴(kuò)展輸出插件。各插件與母板相 連,通過(guò)母板進(jìn)行信號(hào)傳遞和電源供給。主時(shí)鐘插件采用FPGA芯片構(gòu)建硬件解碼電路。主時(shí)鐘插件包括,衛(wèi)星接收模塊 (4)、UTC信號(hào)解碼器(5)、IRIG-B碼解碼器(6)、輸出信號(hào)編碼器(7)和監(jiān)控模塊(8)。其 中FPGA芯片內(nèi)部包括UTC信號(hào)解碼器(5)、IRIG-B碼解碼器(6)、輸出信號(hào)編碼器(7)和 監(jiān)控模塊⑶。全硬件時(shí)間同步裝置運(yùn)行時(shí),衛(wèi)星接收模塊(4)將接收的UTC信號(hào)發(fā)送給FPGA芯 片,F(xiàn)PGA芯片按規(guī)定的時(shí)序和邏輯進(jìn)行解碼,然后,按IRIG_B、1PPS、TXD、DCF77要求的時(shí)序 和邏輯進(jìn)行編碼,最后經(jīng)擴(kuò)展插件驅(qū)動(dòng)、隔離后輸出一定數(shù)量的標(biāo)準(zhǔn)時(shí)鐘信號(hào)。作為上述方案的進(jìn)一步完善和補(bǔ)充,本方案除衛(wèi)星接受模塊輸出的信號(hào)為主時(shí)鐘 信號(hào)外,F(xiàn)PGA還接入了串口脈沖信號(hào)、電/光輸入的IRIG-B碼信號(hào)作為備用時(shí)鐘信號(hào)。這 些信號(hào)接入后,首先進(jìn)行解碼,然后進(jìn)行有效性分析。當(dāng)衛(wèi)星接收系統(tǒng)出現(xiàn)故障時(shí),F(xiàn)PGA根 據(jù)優(yōu)先級(jí)別選擇確定某一有效信號(hào)為基準(zhǔn)時(shí)鐘信號(hào)。本實(shí)用新型的有益效果是(1)FPGA內(nèi)部的時(shí)序和邏輯關(guān)系,在加電時(shí)配置完成, 提高了裝置的抗干擾能力和可靠性。(2)FPGA芯片按固定的時(shí)序和邏輯工作,輸入到輸出的 延時(shí)確定,可以實(shí)現(xiàn)準(zhǔn)確補(bǔ)償,輸出精度的穩(wěn)定性好。以下結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型進(jìn)一步說(shuō)明。

圖1是變電站時(shí)間同步系統(tǒng)構(gòu)架框圖。圖中,1主時(shí)間同步裝置,2擴(kuò)展時(shí)間同步裝置,3光纖通道圖2是全硬件時(shí)間同步裝置原理圖。圖中,4. GPS衛(wèi)星接收模塊,5. UTC信號(hào)解碼器,6. IRIG-B碼解碼器,7.輸出信號(hào)編碼器,8.監(jiān)控模塊,9. IRIG-B碼信號(hào)輸入(測(cè)試),10.串口脈沖(測(cè)試),11.光纖IRIG-B 碼輸入,12.后備時(shí)鐘輸入,13. LED顯示北京時(shí)間,14.時(shí)脈沖輸出,15.秒脈沖輸出,16.分 脈沖輸出,17.串口輸出,18. IRIG-B輸出,19. DCF77輸出,20.時(shí)間失步告警輸出,21.裝置
失電告警輸出。圖3是實(shí)施例的結(jié)構(gòu)布置圖。圖中,22.光纖插件,23.主時(shí)鐘插件,24.守時(shí)插件,25.脈沖插件,26. AC B碼插 件,27.串口插件,28. DC B碼插件,29.DCF77碼插件,30.綜合插件,31.電源插件,32.時(shí)間 顯示屏,33.狀態(tài)顯示燈。
具體實(shí)施方式
在圖2中,以GPS衛(wèi)星接收模塊(4)的輸出作為主時(shí)鐘源信號(hào),采用Altera公司 Cyclone II系列的EP2C5T144FPGA芯片構(gòu)建主時(shí)鐘插件。FPGA內(nèi)部包括UTC信號(hào)解碼器 (5)、IRIG-B碼解碼器(6)、輸出信號(hào)編碼器(7)、監(jiān)控模塊(8)幾個(gè)部分,其中,UTC信號(hào)解碼器(5)實(shí)現(xiàn)GPS衛(wèi)星接收模塊⑷輸出的UTC信號(hào)解碼;IRIG-B碼解碼器(6)完成外部輸入的IRIG-B碼的信號(hào)解碼;輸出信號(hào)編碼器(7)對(duì)內(nèi)部基準(zhǔn)的時(shí)間信息進(jìn)行編碼,輸出IRIG_B、1PPS、TXD、 DCF77多種對(duì)時(shí)信號(hào);監(jiān)控模塊(8)監(jiān)視各輸入信號(hào)的有效性,并按優(yōu)先級(jí)別,選擇確定哪一個(gè)輸入作 為基準(zhǔn)時(shí)鐘源。裝置上電時(shí),主時(shí)鐘插件的FPGA將EEPROM中的數(shù)據(jù)讀入片內(nèi)編程RAM中,配置完 成后,F(xiàn)PGA按設(shè)定的時(shí)序和邏輯運(yùn)行。一般情況下,以GPS衛(wèi)星接收模塊(4)輸出的信號(hào) 為基準(zhǔn)信號(hào),由FPGA按輸入信號(hào)的時(shí)序和邏輯進(jìn)行解碼,然后,按IRIG B、1PPS、TXD、DCF77 要求的時(shí)序和邏輯進(jìn)行編碼,最后經(jīng)母板傳送信號(hào)到擴(kuò)展插件,經(jīng)擴(kuò)展插件驅(qū)動(dòng)、隔離后輸 出一定數(shù)量的標(biāo)準(zhǔn)時(shí)鐘信號(hào)。當(dāng)GPS衛(wèi)星接收系統(tǒng)出現(xiàn)故障時(shí),F(xiàn)PGA根據(jù)優(yōu)先級(jí)別選擇某 一有效輸入信號(hào)為基準(zhǔn)時(shí)鐘信號(hào)。
權(quán)利要求全硬件時(shí)間同步裝置,其特征是它包括母板、電源插件、光纖插件、主時(shí)鐘插件、守時(shí)插件和至少一個(gè)擴(kuò)展輸出插件;各插件與母板相連,通過(guò)母板進(jìn)行信號(hào)傳遞和電源供給。
2.根據(jù)權(quán)利要求1所述的全硬件時(shí)間同步裝置,其特征是所述主時(shí)鐘插件包括,衛(wèi)星 接收模塊(4)、UTC信號(hào)解碼器(5)、IRIG-B碼解碼器(6)、輸出信號(hào)編碼器(7)和監(jiān)控模塊 (8);其中,衛(wèi)星接收模塊(4)和UTC信號(hào)解碼器(5)相連,將接收的衛(wèi)星信號(hào)轉(zhuǎn)換為UTC信號(hào)發(fā) 送給UCT信號(hào)解碼器(5);UTC信號(hào)解碼器(5)和監(jiān)控模塊(8)、輸出編碼器(7)相連,將接收的UTC信號(hào)解碼成 時(shí)間信息后發(fā)送給輸出編碼器(7);IRIG-B碼解碼器(6)和監(jiān)控模塊(8)、輸出編碼器(7)相連,將光纖插件接收的IRIG-B 碼信號(hào)解碼成時(shí)間信號(hào)后發(fā)送給輸出編碼器(7);監(jiān)控模塊(8)監(jiān)視解碼器發(fā)送時(shí)間信息的有效性,根據(jù)預(yù)先設(shè)定的優(yōu)先級(jí)選擇當(dāng)前使 用的時(shí)鐘源;輸出信號(hào)編碼器(7)將接收的時(shí)間信號(hào)編碼后,輸出脈沖、IRIG-B碼、串口信號(hào)、DCF77 信號(hào)到各擴(kuò)展插件。
3.根據(jù)權(quán)利要求1所述的全硬件時(shí)間同步裝置,其特征是所述主時(shí)鐘插件采用一片 FPGA芯片將UTC信號(hào)解碼器(5)、IRIG-B碼解碼器(6)、輸出信號(hào)編碼器(7)和監(jiān)控模塊 (8)集成于芯片內(nèi)部;各功能模塊之間通信以芯片內(nèi)部連線連接。
專利摘要全硬件時(shí)間同步裝置,包括母板、電源插件、光纖插件、主時(shí)鐘插件、守時(shí)插件和至少一個(gè)擴(kuò)展輸出插件;各插件與母板相連,通過(guò)母板進(jìn)行信號(hào)傳遞和電源供給。一個(gè)由分布的多個(gè)數(shù)據(jù)采集裝置組成的系統(tǒng),需要配置一個(gè)接受基準(zhǔn)時(shí)鐘源轉(zhuǎn)換輸出標(biāo)準(zhǔn)對(duì)時(shí)信號(hào)的時(shí)間同步裝置,用于將系統(tǒng)內(nèi)各裝置的時(shí)鐘保持一致。傳統(tǒng)的時(shí)間同步裝置采用微處理器實(shí)現(xiàn)時(shí)鐘源信號(hào)的解碼、基準(zhǔn)源的選擇和輸出信號(hào)的編碼,存在易受干擾,延時(shí)難以準(zhǔn)確補(bǔ)償?shù)热秉c(diǎn)。本實(shí)用新型采用硬件實(shí)現(xiàn)時(shí)間信號(hào)的解碼和編碼,基準(zhǔn)源的選擇和切換以及延時(shí)的精確補(bǔ)償,具有較高的可靠性和穩(wěn)定性。
文檔編號(hào)G04G7/02GK201616004SQ200920085598
公開(kāi)日2010年10月27日 申請(qǐng)日期2009年5月11日 優(yōu)先權(quán)日2009年5月11日
發(fā)明者付毅, 周海斌, 董旭東 申請(qǐng)人:武漢國(guó)電武儀電力自動(dòng)化設(shè)備有限公司
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