專利名稱：線性調(diào)頻信號源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于雷達(dá)系統(tǒng)，特別是雷達(dá)的線性調(diào)頻信號源。
在雷達(dá)系統(tǒng)中發(fā)射的探測信號經(jīng)常采用線性調(diào)頻信號形式。產(chǎn)生線性調(diào)頻信號源最常用的方式之一就是采用數(shù)字電路方式來實(shí)現(xiàn)的?；跀?shù)字技術(shù)的線性調(diào)頻信號源原理框圖如圖1所示，線性調(diào)頻信號源由線性調(diào)頻信號采樣數(shù)據(jù)形成器、數(shù)/模(D/A)變換器、及低通濾波器組成。調(diào)頻信號采樣數(shù)據(jù)形成器可以采用不同的方式來實(shí)現(xiàn)。通常是將采樣數(shù)據(jù)直接存放在存儲(chǔ)器中，配以相應(yīng)的計(jì)數(shù)電路作為地址發(fā)生器，按照時(shí)鐘信號順序地讀出采樣數(shù)據(jù)送到D/A變換器中。另外，也可以通過一個(gè)運(yùn)算單元實(shí)時(shí)地計(jì)算出采樣數(shù)據(jù)，并按照一定的時(shí)鐘頻率輸出到D/A變換器中。
圖2中的框圖是采用存儲(chǔ)器的方法來實(shí)現(xiàn)線性調(diào)頻源的方案。線性調(diào)頻信號的波形數(shù)據(jù)存放在存儲(chǔ)器中，通過地址產(chǎn)生器來形成存儲(chǔ)器的地址信號，從而輸出相對應(yīng)的數(shù)據(jù)信號，經(jīng)過數(shù)模轉(zhuǎn)換電路以后變成模擬信號。這種方法實(shí)現(xiàn)簡單、靈活，但是要根據(jù)波形的時(shí)間和頻率特性對存儲(chǔ)器的容量有一定的要求。
圖3中的框圖是采用運(yùn)算器的方法來實(shí)現(xiàn)線性調(diào)頻源的方案。線性調(diào)頻信號的波形數(shù)據(jù)是通過運(yùn)算單元實(shí)時(shí)計(jì)算產(chǎn)生，計(jì)算的數(shù)據(jù)在鎖存器中鎖存，經(jīng)過數(shù)模轉(zhuǎn)換電路以后變成模擬信號。這種方法產(chǎn)生的波形長度沒有限制，但是運(yùn)算單元的電路相對比較復(fù)雜，并且對實(shí)時(shí)性的保證也會(huì)隨著對波形特性要求的提高而變得比較困難。上述兩種線性調(diào)頻信號采樣數(shù)據(jù)形成器的方案都需要將全部數(shù)據(jù)進(jìn)行存儲(chǔ)和計(jì)算，需用多個(gè)芯片，電路實(shí)現(xiàn)相對比較復(fù)雜。
本發(fā)明的目的是通過使用單個(gè)FPGA芯片制作調(diào)頻信號采樣數(shù)據(jù)形成器，來簡化線性調(diào)頻信號源的實(shí)現(xiàn)。
本發(fā)明的主要特點(diǎn)是線性調(diào)頻信號采樣數(shù)據(jù)形成電路由單個(gè)FPGA芯片實(shí)現(xiàn)。
本發(fā)明電路設(shè)計(jì)簡單，電路的接口關(guān)系清晰明了，并且用單個(gè)FPGA芯片實(shí)現(xiàn)采樣數(shù)據(jù)形成電路，使得電路的可靠性也比較高。本發(fā)明適用于雷達(dá)系統(tǒng)以及其它電子設(shè)備中的線性調(diào)頻信號產(chǎn)生器。


圖1數(shù)字式線性調(diào)頻信號源原理框2是采用存儲(chǔ)器方式的調(diào)頻信號源原理框3是采用運(yùn)算器方式的調(diào)頻信號源原理框4是本發(fā)明用單片F(xiàn)PGA產(chǎn)生調(diào)頻信號源的原理框圖下面結(jié)合附圖詳述本發(fā)明。
通常，線性調(diào)頻信號可以表示為s(t)=exp[12jμt2]0≤t≤Ts----(1)]]>其中μ=2πΔfTs----(2)]]>上面式子中，Ts為調(diào)頻信號的脈沖寬度，Δf為頻率變化范圍，μ為頻率變化斜率。假設(shè)調(diào)頻信號的時(shí)間帶寬乘積為R=ΔfTs，則信號s(t)還可以表示為s(t)=exp[jπ(Δf)2Rt2]0≤t≤Ts----(3)]]>如果調(diào)頻信號按均勻時(shí)間間隔T采樣，則有s(kT)=exp[jπ(Δf)2T2Rk2]k=0,1,2,Λ[Ts/T]---(4)]]>上式中[.]表示取整。為了方便起見，假設(shè)T=1/Δf，由此可以將(4)式簡化為s(kT)=exp[jπk2R]0≤k≤R-----(5)]]>在考慮到過采樣時(shí)，則相當(dāng)于對R乘以一個(gè)系數(shù)。將k2/R表示為k2R=I+12k1+rkR0≤k≤R---(6)]]>其中，I為整數(shù)，k1為0或者1,rk為余數(shù)。由于exp(jIπ)={-1,I=1,3,5,···+1,I=0,2,4,···----(7)]]>exp(j12k1π)={j,k1=1l,k1=0----(8)]]>將(7)式和(8)式分別表示為系數(shù)A1(k)和A2(k)，則有s(kT)=A1(k)A2(k)exp[jπrkR]0≤k≤R----(9)]]>從(9)式中可以看出，形成調(diào)頻信號所必須的不同的采樣點(diǎn)為k2對R取模的余數(shù)，在R為偶數(shù)時(shí)則為k2對R/2取模的余數(shù)。適當(dāng)?shù)剡x擇R可以大大地減少不同的采樣點(diǎn)數(shù)。為了方便起見，以M表示不同的采樣點(diǎn)個(gè)數(shù)，在表一中列出了不同的R值對應(yīng)的M值。從表中可以看出，當(dāng)R為16時(shí)，只需要3個(gè)不同的采樣點(diǎn)；當(dāng)R為96時(shí)，也只需要8個(gè)不同的采樣點(diǎn)。不重復(fù)采樣數(shù)據(jù)小于整個(gè)采樣數(shù)據(jù)的15％。利用線性調(diào)頻信號的這些特性，則可以簡化采樣數(shù)據(jù)的形成電路，從而簡化線性調(diào)頻信號源的產(chǎn)生電路。
表一脈沖壓縮比和對應(yīng)的不同的采樣點(diǎn)數(shù)

根據(jù)前面的討論，可以按照圖4給出的框圖來實(shí)現(xiàn)線性調(diào)頻信號源。單個(gè)的FPGA芯片作為調(diào)頻信號采樣數(shù)據(jù)形成器，一端接收時(shí)鐘信號和觸發(fā)信號，另一端與輸出部分的D/A變換器相連。這里我們主要討論將調(diào)頻信號采樣數(shù)據(jù)在一個(gè)FPGA芯片中產(chǎn)生的實(shí)現(xiàn)方法。從圖4中可以看出，形成調(diào)頻信號采樣數(shù)據(jù)的過程分為以下幾個(gè)步驟(1)用一個(gè)計(jì)數(shù)器K對輸入時(shí)鐘計(jì)數(shù)，表示采樣序數(shù)k。同時(shí)用K平方運(yùn)算電路計(jì)算k的平方k2。
(2)將k2在模R電路對R取模。判斷取模后的整數(shù)為奇數(shù)還是偶數(shù)。為偶數(shù)時(shí)，對應(yīng)于(9)式中的A1為1；為奇數(shù)時(shí)，對應(yīng)于(9)式中的A1為-1。
(3)將對R取模后的余數(shù)由模R/2電路對R/2取模。取模后的整數(shù)或者為0或者為1。為0時(shí)對應(yīng)于(9)式中的A2為1；為奇數(shù)時(shí)，對應(yīng)于(9)式中的A2為j。
(4)對R/2取模后的余數(shù)就是不同的采樣數(shù)。通過查找表電路可以形成對應(yīng)于s(kT)的實(shí)部和虛部的采樣數(shù)據(jù)。
(5)將采樣信號經(jīng)過D/A變換并進(jìn)行調(diào)制以后，就可以形成為所需要的線性調(diào)頻信號。
根據(jù)以上的步驟，我們采用VHDL語言來對FPGA芯片進(jìn)行設(shè)計(jì)。為了保證采樣數(shù)據(jù)能夠在單片F(xiàn)PGA芯片中形成，對電路實(shí)現(xiàn)的一些問題進(jìn)行了重點(diǎn)考慮。
由于平方的計(jì)算比較復(fù)雜，所以在計(jì)算k2時(shí)采用了下面的迭代公式(k+1)2=k2+2k+1 (10)這樣k的平方計(jì)算就可以同過簡單的加法運(yùn)算來實(shí)現(xiàn)。對于模R運(yùn)算可以通過下式來完成(k+1)2mod R=[k2mod R+(2k+1)mod R]mod R(11)由于k2是通過迭代運(yùn)算來實(shí)現(xiàn)的，并且在迭代的過程中已經(jīng)進(jìn)行了模R運(yùn)算，而2k+1又不大于2R，所以模R可以通過比較和減法運(yùn)算來實(shí)現(xiàn)。首先判斷2k+1是不是大于R，是則減去R，否則保持不變。對于(k+1)2的模R運(yùn)算同樣可以通過比較和減法運(yùn)算來實(shí)現(xiàn)。
為了判定取模后的整數(shù)為奇數(shù)還是偶數(shù)，可設(shè)定一個(gè)比特的標(biāo)志位。初始化為0。在按照前面介紹的方法進(jìn)行取模運(yùn)算時(shí)，每完成一次減R運(yùn)算，就對標(biāo)志位進(jìn)行一次求反運(yùn)算，即由0變?yōu)?或者由1變?yōu)?。在對(k+1)2完成取模運(yùn)算后檢查標(biāo)志位，為0表示取模后的整數(shù)為偶數(shù)，為1則表示為奇數(shù)。由此可以確定系數(shù)A1的值為+1或者-1。
在對模R的余數(shù)進(jìn)行模R/2運(yùn)算時(shí)，同樣可以采用比較和減法運(yùn)算來實(shí)現(xiàn)。并且通過比較運(yùn)算可以確定系數(shù)A2的值為1或者j。當(dāng)A2為j時(shí)，相當(dāng)于移相90度。完成這一系數(shù)的乘法運(yùn)算可以通過下面的運(yùn)算來實(shí)現(xiàn)Re[s(kT)]=-Im[s(kT)] (12)Im[s(kT)]=Re[s(kT)] (13)即，對實(shí)部和虛部進(jìn)行交換，并在實(shí)部加上相應(yīng)的符號變換。
由于模R/2后的余數(shù)個(gè)數(shù)較少，相對應(yīng)的查找表的數(shù)據(jù)也比較少，因而可以直接固化在FPGA芯片中。由此，可以通過單片F(xiàn)PGA芯片直接形成調(diào)頻信號的采樣數(shù)據(jù)。
根據(jù)上述的設(shè)計(jì)方法，我們給出了一個(gè)實(shí)例設(shè)計(jì)。設(shè)定調(diào)頻信號的頻帶寬度為10MHz，脈沖寬度為10μs，并且為了簡單起見，設(shè)定采樣間隔為0.1μs。根據(jù)這些參數(shù)，我們編寫了相應(yīng)的VHDL設(shè)計(jì)程序，通過對ACTEL的ACT3系列芯片進(jìn)行邏輯綜合和仿真，驗(yàn)證了所設(shè)計(jì)的方案。芯片的輸入信號為時(shí)鐘信號和產(chǎn)生調(diào)頻信號數(shù)據(jù)的觸發(fā)信號；輸出信號為兩路8比特的調(diào)頻信號采樣數(shù)據(jù)。
可以看出，根據(jù)線性調(diào)頻信號的特性，可以大大減少產(chǎn)生線性調(diào)頻信號的采樣數(shù)據(jù)所需的存儲(chǔ)數(shù)據(jù)量，并通過在電路設(shè)計(jì)中采用迭代累加求平方、比較和相減完成求模運(yùn)算、查找表技術(shù)、以及用1比特進(jìn)行數(shù)據(jù)奇偶判斷等技術(shù)，可以用單個(gè)FPGA芯片實(shí)現(xiàn)了線性調(diào)頻信號采樣數(shù)據(jù)形成器。電路的輸入輸出接口關(guān)系比較清晰，整個(gè)電路方案設(shè)計(jì)簡單易行。并且采用單個(gè)芯片來實(shí)現(xiàn)數(shù)據(jù)產(chǎn)生電路，可以減少電路的體積以及連接線數(shù)，從而提高電路的可靠性。隨著微電子技術(shù)的發(fā)展，這種技術(shù)可以得到更多的應(yīng)用。需要注意的是，由于數(shù)據(jù)的產(chǎn)生過程包含有許多運(yùn)算，這對電路的工作頻率有一定的限制。因而針對不同的技術(shù)參數(shù)，需要從芯片的性能上以及電路的設(shè)計(jì)上加以仔細(xì)的考慮。
權(quán)利要求
1.一種線性調(diào)頻信號源，包括作為輸入的時(shí)鐘信號、觸發(fā)信號、采樣數(shù)據(jù)形成電路、D/A變換電路、低通濾波電路和調(diào)制器，其特征是采樣數(shù)據(jù)形成電路由單個(gè)FPGA芯片實(shí)現(xiàn)。
2.按權(quán)利要求1所述的線性調(diào)頻信號源，其特征是存儲(chǔ)在FPGA芯片內(nèi)的數(shù)據(jù)為不重復(fù)的采樣數(shù)據(jù)。
3.按權(quán)利要求1或2所述的線性調(diào)頻信號源，其特征是所說的不重復(fù)采樣數(shù)據(jù)小于整個(gè)采樣數(shù)據(jù)的15％
4.按權(quán)利要求1所述的線性調(diào)頻信號源，其特征是形成采樣數(shù)據(jù)過程中的平方運(yùn)算是通過迭代累加來實(shí)現(xiàn)，求模運(yùn)算是在求平方過程中通過比較和減法運(yùn)算來實(shí)現(xiàn)，奇偶判斷是通過1比特的求反運(yùn)算來實(shí)現(xiàn)，系數(shù)與查照表電路中的采樣數(shù)據(jù)在系數(shù)相乘電路中相乘。
5.按權(quán)利要求1或4所述的線性調(diào)頻信號源，其特征是所說的迭代累加運(yùn)算由計(jì)數(shù)器K電路和K平方運(yùn)算電路組成，求模運(yùn)算由模R電路和模R/2電路組成。
全文摘要
一種線性調(diào)頻信號源,包括作為輸入的時(shí)鐘信號、觸發(fā)信號、以及D/A變換電路、低通濾波電路和調(diào)制器,還包括由單個(gè)FPGA芯片實(shí)現(xiàn)的采樣數(shù)據(jù)形成電路。本發(fā)明電路設(shè)計(jì)簡單,電路的接口關(guān)系清晰明了,并且用單個(gè)FPGA芯片實(shí)現(xiàn)采樣數(shù)據(jù)形成的電路使得電路的可靠性比較高。本發(fā)明適用于雷達(dá)系統(tǒng)以及其它電子設(shè)備中的線性調(diào)頻信號產(chǎn)生器。
文檔編號G01S7/282GK1236110SQ9810835
公開日1999年11月24日 申請日期1998年5月14日 優(yōu)先權(quán)日1998年5月14日
發(fā)明者王巖飛, 韓松, 禹衛(wèi)東 申請人:中國科學(xué)院電子學(xué)研究所