北斗檢測(cè)儀的制作方法
【專利摘要】本實(shí)用新型公開了一種北斗檢測(cè)儀，包括支持多種頻點(diǎn)信號(hào)的主機(jī)和用于罩住待測(cè)用戶機(jī)的天線的手持暗室；主機(jī)通過射頻線纜與手持暗室連接，待測(cè)用戶機(jī)與主機(jī)連接；主機(jī)包括PC機(jī)、射頻電路、FPGA模塊、DDR2模塊、DAC模塊、ADC模塊、時(shí)鐘分配模塊、接口電路、USB模塊和電源模塊；FPGA模塊通過DAC模塊與射頻電路的發(fā)射通道連接，射頻電路的接收通道通過ADC模塊與FPGA連接；DDR2模塊與FPGA模塊連接，時(shí)鐘分配模塊與FPGA模塊連接，F(xiàn)PGA模塊通過USB模塊經(jīng)由接口電路與PC機(jī)的USB接口連接，F(xiàn)PGA模塊通過接口電路與PC機(jī)的串口連接；電源模塊提供電源。本實(shí)用新型采用一體化設(shè)計(jì)，使用方便。
【專利說明】北斗檢測(cè)儀

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉一種檢測(cè)儀，特別涉及一種北斗檢測(cè)伩。

【背景技術(shù)】
[0002]目前國(guó)內(nèi)承擔(dān)北斗任務(wù)的廠家少數(shù)自行研制了導(dǎo)航信號(hào)模擬器，但是一般僅僅滿 足設(shè)備驗(yàn)收測(cè)試需求，這些廣品存在體積大、價(jià)格高、外設(shè)多、不支持多頻點(diǎn)的缺點(diǎn)。 實(shí)用新型內(nèi)容
[0003]本實(shí)用新型的目的是提供一種便于攜帶且集成度高的北斗檢測(cè)儀。
[0004]本實(shí)用新型提供的這種北斗檢測(cè)儀，包括支持多種頻點(diǎn)信號(hào)的主機(jī)和用于罩住待 測(cè)用戶機(jī)的天線的手持暗室；主機(jī)通過射頻線纜與手持暗室連接，待測(cè)用戶機(jī)的串口與主 機(jī)連接；主機(jī)包括PC機(jī)、射頻電路、FPGA模塊、DDR 2模塊、DAC模塊、ADC模塊、時(shí)鐘分配模 塊、接口電路、USB模塊和電源模塊；FPGA模塊通過DAC模塊與射頻電路的發(fā)射通道連接，射 頻電路的接收通道通過ADC模塊與FPGA連接；DDR2模塊與FPGA模塊連接，時(shí)鐘分配模塊 與FPGA模塊連接，F(xiàn)PGA模塊通過USB模塊再經(jīng)由接口電路與PC機(jī)的USB接口連接，F(xiàn)PGA 模塊通過接口電路與PC機(jī)的串口連接；電源模塊提供電源。
[0005] 所述手持暗室采用雙脊喇叭無源天線。
[0006] 所述射頻電路包括接收通道模塊、發(fā)射通道模塊和用于將本地參考信號(hào)綜合后產(chǎn) 生變頻用的本振信號(hào)和數(shù)字端用的時(shí)鐘信號(hào)的頻率綜合電路；接收通道模塊通過ADC模塊 與FPGA模塊的10端口連接，對(duì)輸入的射頻信號(hào)進(jìn)行功分和下變頻處理；發(fā)射通道模塊通過 DAC模塊與FPGA模塊的10端口連接，為接收通道模塊工作過程的逆過程。
[0007] 所述接收通道模塊包括低噪聲放大器、帶通濾波器、混頻器和中頻帶通濾波器；由 所述手持暗室接收的射頻信號(hào)經(jīng)由低噪聲放大器放大后傳至帶通濾波器進(jìn)行濾波，之后再 與本振信號(hào)一同通過混頻器產(chǎn)生中頻信號(hào)，該中頻信號(hào)經(jīng)由中頻帶通濾波器傳至所述ADC 模塊。
[0008] 所述發(fā)射通道模塊包括衰減器、若干合路器、若千帶通濾波器、若千衰減網(wǎng)絡(luò)、若 干混頻器和若干低通濾波器；由所述DAC模塊傳來的射頻信號(hào)中的一路信號(hào)通過低通濾波 器濾波后，與本振信號(hào)一同通過混頻器產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過帶通濾波器經(jīng)由上 變頻通道再通過另一帶通濾波器后傳至合路器；由所述DAC模塊傳來的射頻信號(hào)中p其余 各路信號(hào)分別按照同樣結(jié)構(gòu)的信號(hào)傳輸通道進(jìn)行傳輸，所述信號(hào)傳輸通道為：射頻$號(hào)通 過低通濾波器濾波后，與本振信號(hào)一起通過混頻器產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過衰減網(wǎng) 絡(luò)經(jīng)由另一帶通濾波器后傳至合路器；由所述傳至不同的合路器的各路射頻信號(hào)最后經(jīng)由 若千合路器合路為一套射頻信號(hào)，這套射頻信號(hào)通過哀減器經(jīng)由所述射頻線纟見傳至所述手 持暗室。 #
[0009] 所述FPGA模塊包括S信號(hào)生成模塊、若干DA數(shù)據(jù)處理模塊、若千先入先出模塊、 若干DDR程序模塊、信號(hào)捕獲模塊、數(shù)字下變頻模塊、USB模塊和多路選擇開關(guān)；所述PC機(jī) 通過串口與FPGA模塊中的S信號(hào)生成模塊的輸入端連接，S信號(hào)生成模塊的輸出端通過一 DA數(shù)據(jù)處理模塊與所述DAC模塊的輸入端連接；USB模塊的輸出端通過一 DDR程序模塊與 一先入先出模塊的輸入端連接，該先入先出模塊的輸出端分別通過多個(gè)DA數(shù)據(jù)處理模塊 與所述DAC模塊的輸入端連接；由所述ADC模塊傳來的信號(hào)分別傳至另一先入先出模塊和 數(shù)字下變頻模塊，該先入先出模塊的輸出端與多路選擇開關(guān)的一輸入端連接，數(shù)字下變頻 模塊的輸出端通過信號(hào)捕獲模塊與多路選擇開關(guān)的另一輸入端連接，該多路選擇開關(guān)的輸 出端通過另一 DDR程序模塊與USB模塊的輸入端連接；USB模塊與PC機(jī)的USB端口連接。
[0010] 所述DDR2模塊包括兩片數(shù)據(jù)緩存芯片，該兩片芯片采用同一電源輸入。所述DAC 模塊包括四片14bit位寬的DAC轉(zhuǎn)換器。所述ADC模塊包括一片雙通道的ADC芯片；ADC 芯片采用單3.別電源供電。所述USB模塊包括賽普拉斯公司的型號(hào)為CYUSB3〇41-ΒΖΠ 的 USB3. 0接口驅(qū)動(dòng)芯片。
[0011] 本實(shí)用新型為雙系統(tǒng)三模五頻點(diǎn)全閉環(huán)測(cè)試系統(tǒng)（L/S/B1/B3/L1)，體積小、重量 輕、便攜且使用方便。
[0012] 本實(shí)用新型采用一體化設(shè)計(jì)，便于攜帶，并能夠?qū)﹄p模用戶機(jī)進(jìn)行精確的功能測(cè) 試、性能評(píng)估、故障診斷以及維修指導(dǎo)，能夠使用普通北斗一代1C卡進(jìn)行測(cè)試，能夠降低或 完全節(jié)省現(xiàn)場(chǎng)或暗室測(cè)試的高昂費(fèi)用，能夠降低或避免返廠檢測(cè)維修的不便，不受在實(shí)際 應(yīng)用環(huán)境中進(jìn)行測(cè)試帶來的限制。
[0013] 使用時(shí)，本實(shí)用新型用手持暗室在線測(cè)試，不需拆裝天線或進(jìn)暗室。

【專利附圖】

【附圖說明】
[0014] 圖1是本實(shí)用新型的系統(tǒng)示意圖。
[0015] 圖2是本實(shí)用新型的主板功能模塊圖。
[0016] 圖3是本實(shí)用新型的射頻電路框圖。
[0017]圖4是本實(shí)用新型的射頻電路的一種實(shí)施方式圖。
[0018]圖5是本實(shí)用新型的ADC模塊、DAC模塊與FPGA模塊的控制關(guān)系圖。
[0019] 圖6是本實(shí)用新型的ADC模塊中一片ADC芯片的電路圖。
[0020] 圖7是本實(shí)用新型的DAC模塊電路圖。
[0021]圖8是本實(shí)用新型的FPGA模塊的功能框圖。
[0022] 圖9是本實(shí)用新型的DDR2模塊局部電路圖。
[0023]圖1〇是本實(shí)用新型的數(shù)據(jù)緩存芯片DDR2接電阻原理圖。
[0024]圖11是本實(shí)用新型的USB芯片的GPIF接口電路圖。
[0025]圖12是本實(shí)用新型的USB芯片的配置電路圖。
[0026]圖13是本實(shí)用新型的USB芯片的高速串接口電路圖。
[0027]圖14是本實(shí)用新型的電源模塊圖。
[0028]圖15是本實(shí)用新型的電源接口電路原理圖。
[0029]圖I6是本實(shí)用新型的RS232接口電路原理圖。
[0030]圖17是本實(shí)用新型的USB3. 0接口電路原理圖。
[0031]圖18是本實(shí)用新型的PC機(jī)功能控制模塊圖。
[0032]圖19是本實(shí)用新型的PC機(jī)入站數(shù)據(jù)處理模塊圖。

【具體實(shí)施方式】
[0033]如圖1所示，本實(shí)用新型包括主機(jī)與手持暗室。主機(jī)通過射頻線纜與手持暗室連 接，待測(cè)用戶機(jī)的串口通過一根串口線纜與主機(jī)連接。主機(jī)通過一根電源線纜接通電源。 [0034]在測(cè)試時(shí)，將手持暗室罩住待測(cè)用戶機(jī)的天線，然后將待測(cè)用戶機(jī)的串口連接到 主機(jī)上，由主機(jī)控制待測(cè)用戶機(jī)完成閉環(huán)測(cè)試功能。
[0035] 本實(shí)用新型的主機(jī)包括PC機(jī)、主板、合路器和機(jī)箱。PC機(jī)的串口以及USB 口與主 板連接，主板產(chǎn)生的B3頻點(diǎn)信號(hào)、S頻點(diǎn)信號(hào)、B1頻點(diǎn)信號(hào)和L1頻點(diǎn)信號(hào)通過合路器經(jīng) 由射頻線纜傳至手持暗室；由手持暗室獲得的L頻點(diǎn)信號(hào)通過射頻線纜再經(jīng)由合路器傳至 主板。主板還通過電源線纜穿過機(jī)箱與外部電源連接。秒脈沖信號(hào)1PPS (1 pulse per second)接入主板中，用于校準(zhǔn)主板內(nèi)部的時(shí)鐘頻率。
[0036] 手持暗室采用雙脊喇叭無源天線。
[0037] 如圖2所示，主板包括射頻電路、FPGA模塊、DDR2模塊、DAC模塊、ADC模塊、時(shí)鐘 分配模塊、接口電路、USB模塊和電源模塊。FPGA模塊通過DAC模塊與射頻電路的發(fā)射通 道模塊的輸入端連接。射頻電路的接收通道模塊通過ADC模塊與FPGA連接。DDR2模塊與 FPGA模塊連接，用于數(shù)據(jù)緩存。時(shí)鐘分配模塊與FPGA模塊進(jìn)行數(shù)據(jù)交互，該時(shí)鐘分配模塊 的一路輸出端與DAC模塊連接，其另一路輸出端與ADC模塊連接。DAC模塊的另一輸出端還 與FPGA連接。FPGA模塊通過USB模塊再經(jīng)由接口電路與PC機(jī)的USB接口連接，F(xiàn)PGA模塊 通過內(nèi)部的配置電路再經(jīng)由接口電路與PC機(jī)的串口連接。電源模塊提供系統(tǒng)所需的各種 電源。
[0038] 如圖3所示，射頻電路包括接收通道模塊、發(fā)射通道模塊和用于將本地參考信號(hào) 綜合后產(chǎn)生變頻用的本振信號(hào)和數(shù)字端用的時(shí)鐘信號(hào)的頻率綜合電路。接收通道模塊通過 ADC模塊與FPGA模塊的10端口連接，對(duì)輸入的射頻信號(hào)進(jìn)行功分和下變頻處理；發(fā)射通道 模塊通過DAC模塊與FPGA模塊的10端口連接，為接收通道模塊工作過程的逆過程。
[0039] 具體地，本實(shí)用新型的射頻電路分為一路下變頻通道、四路上變頻通道和頻率綜 合電路。其中一路下變頻通道為本實(shí)用新型的接收通道，用于將信號(hào)源接收到的L頻點(diǎn)射 頻導(dǎo)航信號(hào)下變頻到模擬中頻，再經(jīng)模數(shù)轉(zhuǎn)化模塊(ADC)變換到數(shù)字中頻給基帶部分做解 調(diào)處理。四路上變頻通道均為發(fā)送通道，分別將載有S頻點(diǎn)、B1頻點(diǎn)、B3頻點(diǎn)和L1頻點(diǎn)導(dǎo) 航電文基帶信號(hào)經(jīng)數(shù)模轉(zhuǎn)化模塊到模擬中頻，然后經(jīng)過各個(gè)通道的內(nèi)部混頻器變換到射頻 頻率，最后經(jīng)合路器輸出。頻率綜合電路為整套設(shè)備提供頻率基準(zhǔn)，主要功能是產(chǎn)生五路頻 點(diǎn)的本振信號(hào)（L0-L、LO-S、L0-Bl、L0-B3和L0-L1)供射頻通道使用，和一路時(shí)鐘信號(hào)（CLK 62MHz)供基帶部分使用。
[0040] 如圖4所示，L頻點(diǎn)下變頻通道(即接收通道模塊）包括低噪聲放大器LNA、帶通濾 波器一 BPF1、混頻器1和中頻帶通濾波器IF_BPF。由手持暗室接收的L頻點(diǎn)信號(hào)經(jīng)由低噪 聲放大器LNA放大后傳至帶通濾波器一 BPF1進(jìn)行濾波，之后再與本周內(nèi)信號(hào)L0_L -起輸 入至混頻器1產(chǎn)生中頻信號(hào)一，該中頻信號(hào)經(jīng)由中頻帶通濾波器IF_BPF生成L頻點(diǎn)中頻信 號(hào)IF_L再傳至ADC模塊。
[0041] 發(fā)射通道模塊包括三個(gè)合路器、五個(gè)帶通濾波器、四個(gè)衰減網(wǎng)絡(luò)、五個(gè)混頻器和四 個(gè)低通濾波器。合路器可采用雙路合路器。
[0042] B3頻點(diǎn)上變頻通道包括帶通濾波器二BPF2、衰減網(wǎng)絡(luò)1、混頻器2和低通濾波器 一 LPF1。由DAC模塊中DAC芯片一傳來的B3頻點(diǎn)中頻信號(hào)IF_B3通過低通濾波器一 LPF1 濾波后，與本振信號(hào)L0_B3 -起輸入至混頻器2產(chǎn)生中頻信號(hào)二，中頻信號(hào)二通過衰減網(wǎng)絡(luò) 1再經(jīng)由帶通濾波器二BPF2后生成B3頻點(diǎn)信號(hào)，B3頻點(diǎn)信號(hào)再傳至合路器一的一個(gè)輸入 端。
[0043] B1頻點(diǎn)上變頻通道包括帶通濾波器三BPF3、衰減網(wǎng)絡(luò)2、混頻器3和低通濾波器二 LPF2。由DAC模塊中DAC芯片二傳來的B1頻點(diǎn)中頻信號(hào)IF_B1通過低通濾波器二LPF2濾 波后，與本振信號(hào)L0_B1 -起輸入至混頻器3產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過衰減網(wǎng)絡(luò)2再 經(jīng)由帶通濾波器三BPF3后生成B1頻點(diǎn)信號(hào)，B1頻點(diǎn)信號(hào)再傳至合路器一的另一輸入端。
[0044] L1頻點(diǎn)上變頻通道包括帶通濾波器四BPF4、衰減網(wǎng)絡(luò)3、混頻器4和低通濾波器三 LPF3。由DAC模塊中DAC芯片三傳來的L1頻點(diǎn)中頻信號(hào)IF_L1通過低通濾波器三LPF3濾 波后，與本振信號(hào)L0_L1 -起輸入至混頻器4產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過哀減網(wǎng)絡(luò)3再 經(jīng)由帶通濾波器四BPF4后生成L1頻點(diǎn)信號(hào)，L1頻點(diǎn)信號(hào)再傳至合路器二的一個(gè)輸入端。
[0045] S頻點(diǎn)上變頻通道包括帶通濾波器三BPF5、衰減網(wǎng)絡(luò)4、混頻器5和低通濾波器四 LPF4。由DAC模塊中DAC芯片四傳來的S頻點(diǎn)中頻信號(hào)IF_S通過低通濾波器四LPF4濾波 后，與本振信號(hào)L0_S -起輸入至混頻器5產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過衰減網(wǎng)絡(luò)4再經(jīng) 由帶通濾波器五BPF5后生成S頻點(diǎn)信號(hào)，S頻點(diǎn)信號(hào)再傳至合路器二的另一輸入端。
[0046] 合路器一與合路器二的輸出端分別與合路器三的兩個(gè)輸入端連接，合路器三的輸 出端將所有傳至發(fā)射通道模塊的信號(hào)合路為一套射頻信號(hào)，這套射頻信號(hào)經(jīng)由射頻線纜傳 至手持暗室。
[0047] 接收通道模塊用于實(shí)現(xiàn)對(duì)輸入的射頻信號(hào)進(jìn)行下變頻。發(fā)射通道模塊的工作過程 則為接收通道模塊的逆過程。頻率綜合電路主要是將本地10MHz參考信號(hào)綜合后產(chǎn)生變頻 用的本振信號(hào)和數(shù)字端用的62MHz時(shí)鐘信號(hào)。
[0048]由于B1頻點(diǎn)信號(hào)、B3頻點(diǎn)信號(hào)、L頻點(diǎn)信號(hào)和S頻點(diǎn)信號(hào)屬于北斗頻點(diǎn)，L1頻點(diǎn) 信號(hào)屬于GPS頻點(diǎn)，因此本實(shí)用新型不僅支持北斗信號(hào)的模擬測(cè)試，還支持GPS信號(hào)的模擬 測(cè)試。本實(shí)用新型為雙系統(tǒng)三模五頻點(diǎn)全閉環(huán)測(cè)試系統(tǒng)。
[0049] 本實(shí)用新型的射頻（RF)前端模塊位于信號(hào)源射頻接口與基帶數(shù)字信號(hào)處理模塊 之間，其主要目的是將射頻模擬信號(hào)下變頻并離散成包含導(dǎo)航信號(hào)成分的、頻率較低的數(shù) 字中頻信號(hào)，或者是將含有導(dǎo)航信號(hào)成分的、頻率較低的數(shù)字中頻信號(hào)上變頻到導(dǎo)航射頻 信號(hào)。信號(hào)源射頻前端對(duì)整個(gè)信號(hào)源輸出的信號(hào)質(zhì)量和接收的信號(hào)有非常關(guān)鍵的影響。因 此，為了確保信號(hào)源輸出的信號(hào)質(zhì)量，每個(gè)通道都要具體頻點(diǎn)和電平的不同進(jìn)行精心設(shè)計(jì)。 設(shè)計(jì)的主要思路是低噪聲系數(shù)、低功耗和高線性度；確保接收或發(fā)射的每一級(jí)芯片或器件 都能工作在最佳狀態(tài)，減少由于芯片或器件飽和引起的非線性失真。
[00S0]如圖5所示，為了實(shí)現(xiàn)五頻點(diǎn)，本實(shí)用新型的主板設(shè)計(jì)采用了 DAC模塊和ADC模 塊，其中ADC模塊包括兩片ADC芯片，DAC模塊包括四片DAC芯片。
[0051] ADC模塊完成射頻電路輸出的模擬中頻信號(hào)的數(shù)字化過程，其將模擬信號(hào)量化后 直接輸出給FPGA進(jìn)行相應(yīng)處理。
[0052] DAC模塊主要實(shí)現(xiàn)將數(shù)字信號(hào)轉(zhuǎn)化成模擬中頻信號(hào)的轉(zhuǎn)換，再將轉(zhuǎn)換后的信號(hào)輸 出給射頻電路的發(fā)射通道模塊。 7
[0053] 本實(shí)用新型的ADC模塊包括兩片雙通道的ADC芯片。該ADC芯片的分辨率為8bit， 最大采樣率為80MSPS，滿足頻率要求的AD采樣率為62MSPS。每片芯片的外部電路結(jié)構(gòu)一 樣，下面就其中一片ADC芯片的電路連接為例進(jìn)行說明。
[0054] 如圖6所示，ADC芯片的通道A的8路管腳（AD采樣管腳DOA至AD采樣管腳D7A) 分別各通過一個(gè)電阻與射頻電路的L頻點(diǎn)中頻輸出端(管腳ADC1-A0至管腳ADC1-A7)連 接；其通道B的8路管腳（AD采樣管腳DOB至AD采樣管腳D7B)分別各通過一個(gè)電阻與 射頻電路的L頻點(diǎn)中頻輸出端(管腳ADC1-B0至管腳ADC1-B7)連接；該ADC芯片的A路 模擬信號(hào)正極輸入管腳AINA通過電容C 27〇與FPGA模塊的B3頻點(diǎn)中頻信號(hào)輸出端IN_ 0UT-B3_2連接，該管腳還通過電容C270串聯(lián)電阻R162接地；A路模擬信號(hào)負(fù)極輸入管腳 通過電容C268再串聯(lián)電阻Rl6〇后接地;A端口使能管腳ENCA與時(shí)鐘分配模塊的 62MHZ時(shí)鐘信號(hào)輸出端ADC1_62MHZ-CLK連接；其A路參考電平輸入管腳REFINA通過電容 C265接地；其參考電平輸出管腳REF0UT接數(shù)字地；其B路參考電平輸入管腳REFINB通過 電容C 266接地；其B路模擬信號(hào)正極輸入管腳AINB通過電容C269與L頻點(diǎn)中頻信號(hào)輸入 端IF_RX_L連接，該管腳還通過電容C2 69串聯(lián)電阻R161接地；其B路模擬信號(hào)負(fù)極輸入管 腳^西通過電容C267串聯(lián)電組RIM接地；B端口使能管腳ENCB與時(shí)鐘分配模塊的62MHZ 時(shí)鐘信號(hào)輸出端ADC1_62MHZ-CLK連接；其輸出數(shù)據(jù)格式選擇管腳DFS通過電阻R163與ADC 電源VCC_ADC3V3_?連接，該管腳還通過電阻R166接地；其工作模式選擇管腳S1通過電阻 R164與ADC電源VCC_ADC3V3_?連接，該管腳還通過電阻R167接地；其工作模式選擇管腳 S2通過電阻R165與ADC電源VCC_ADC3V3-?連接，該管腳還通過電阻R168接地。以上各接 地處均為接模擬地。
[0055]本實(shí)用新型的模擬中頻信號(hào)采用單端交流耦合方式輸入，模擬輸入端接模擬地， 以確保PCB布線時(shí)中頻信號(hào)不會(huì)跨過地分割造成的阻抗不連續(xù)。ADC芯片的雙通道的時(shí)鐘 采用同一個(gè)時(shí)鐘來源，考慮到PCB布線時(shí)為線分方式，經(jīng)過查閱上級(jí)時(shí)鐘分配芯片輸出的 負(fù)載為15pF，而ADC芯片輸入的驅(qū)動(dòng)只需要5pF，因此可以滿足于線分方式。此外,本實(shí)用 新型采用ADC芯片本身的參考電源，對(duì)雙通道的配置上選擇雙通道均正常工作模式，即輸 出數(shù)據(jù)格式選擇管腳管腳S1輸出數(shù)據(jù)格式選擇管腳管腳 S2分別上拉和下拉，輸出數(shù)據(jù)格 式選擇管腳管腳DFS下拉數(shù)據(jù)輸出選擇偏移二進(jìn)制碼，同時(shí)考慮到傳輸線阻抗匹配和電平 過沖的影響，在與FPGA控制器的連線中串接22 Ω電阻。
[0056]本實(shí)用新型的ADC芯片為單3.3V電源供電。為了使數(shù)據(jù)采樣效果最佳，ADC芯片 的輸入電源區(qū)分了模擬電源和數(shù)字電源。ADC芯片的電源是由給FPGA模塊供電的3. 3V電 源經(jīng)過一個(gè)低壓差LD0的輸出提供的，該低壓差LD0的輸出再區(qū)分為模擬電源和數(shù)字電源。 這兩種電源之間還通過磁珠進(jìn)行了隔離，選用的磁珠型號(hào)為BLM21PG300SN1。該款磁珠在 100MHz信號(hào)附近處有最大阻抗30 Ω，衰減可達(dá)60dB。
[0057]本實(shí)用新型的DAC模塊包括四片DAC芯片。該芯片為內(nèi)部具備14bit位寬的DAC 轉(zhuǎn)換器，最高的工作時(shí)鐘可達(dá)1GHz，正交信號(hào)位寬18bit，芯片具備多種模數(shù)輸出，如單載 波和正交調(diào)制模式等，使用上非常靈活。DAC模塊的各個(gè)DAC芯片互相獨(dú)立，同步工作，但以 其中一片心片為主設(shè)備，其余二片為從設(shè)備。從設(shè)備均同步到主設(shè)備。
[0058]由于每片DAC芯片的外部電路結(jié)構(gòu)一樣，下面就其中一片DAC芯片的電路連接為 例進(jìn)行說明。
[0059] 如圖7所示，DAC芯片的數(shù)字輸入端（管腳DO至管腳D17)分別與FPGA的輸出管 腳連接;其中頻信號(hào)負(fù)極輸出管腳JOf/T與變壓器芯片的一端輸入連接；其中頻信號(hào)正極 輸出管腳I0UT與該變壓器芯片的另一端輸入連接；該變壓器芯片的輸出端經(jīng)過一個(gè)濾波 器后就直接連接到射頻模塊；其時(shí)鐘管腳PDCLK與FPGA控制器的時(shí)鐘管腳DAC1_PCCLK連 接；其同步輸出負(fù)管腳SYNC_0UT-通過電阻R 2〇7與FPGA控制器的模式同步輸出負(fù)管腳 M0D1_SYNC-0UT-連接；其同步輸出正管腳SYNC_0UT+通過電阻R208與FPGA控制器的模 式同步輸出正管腳M0D1_SYNC-0UT+連接；其片選管腳CS與FPGA控制器的片選控制管腳 DAC1_CSN連接；其串口時(shí)鐘管腳與FPGA控制器的串口時(shí)鐘控制管腳DAC1_SCLK連接；其 數(shù)字輸入管腳SDI0與FPGA控制器的數(shù)字輸入控制管腳DAC1_SDI0連接；其數(shù)字輸出管 腳SD0與FPGA控制器的數(shù)字輸出控制管腳DAC1_SD0連接；其復(fù)位管腳DAC_RSET通過電 阻R204接地；其主機(jī)復(fù)位管腳MASTER_RESET與FPGA控制器的主機(jī)復(fù)位控制管腳DAC1_ MASTER_RESET連接；其外部電源休眠管腳EXT_PWR_DWN與FPGA控制器的DA電源修改控制 管腳DAC1_EXT_PWR_DWN連接；其存儲(chǔ)器觸發(fā)管腳RT與FPGA控制器的DA存儲(chǔ)器觸發(fā)控制 管腳DAC1_RT連接；其同步出錯(cuò)管腳SYNC_SMP_ERR與FPGA控制器的DA同步異常檢測(cè)管腳 DAC1_SYNC_SMP-ERR連接；其10端口復(fù)位管腳I/〇_RESET與FPGA控制器的DAI/0復(fù)位控 制管腳DAC1_I/0_RESET連接；其10端口升級(jí)管腳I/0JJPDATE與FPGA控制器的10升級(jí)控 制管腳DAC1_I/0_UPDATE連接；其發(fā)送數(shù)據(jù)使能管腳TXENABLE/FS與FPGA控制器的發(fā)送數(shù) 據(jù)使能控制管腳DAC1JTXENABLE ;其鎖相環(huán)濾波管腳PLL_L00P_FILTER通過電阻R20G再串 聯(lián)電容C327與DAC電源VCC_DAC1V8-AVD01連接，該管腳還通過電容C328與DAC電源VCC_ DAC1V8-AVD01連接；其轉(zhuǎn)換溢出管腳CCI_0VFL與FPGA控制器的轉(zhuǎn)換溢出檢測(cè)管腳DAC1_ CCI_0VFL連接；其配置文件選擇1管腳PR0FILE0與FPGA控制器的配置文件選擇1控制管 腳DAC1_ PR0FILE0連接；其配置文件選擇2管腳PR0FILE1與FPGA控制器的DA配置文件 選擇控制管腳DAC1- PR0FILE1連接；其配置文件選擇3管腳PR0FILE2與FPGA控制器的DA 配置文件選擇控制管腳DAC1_PR0FILE2連接；其同步時(shí)鐘管腳SYNC_CLK與FPGA控制器的 同步時(shí)鐘控制管腳DAC1_SYNC_CLK連接；其晶振選擇管腳XTAL_SEL通過電阻R206接模擬 地;其參考時(shí)鐘低有效管腳通過電容CMl與FPGA控制器的DA參考時(shí)鐘負(fù)管腳 M0D1_REF-CLK-連接，該管腳還通過電阻R202與該DAC芯片的參考時(shí)鐘管腳REF_CLK連接； 該DAC芯片的參考時(shí)鐘管腳REF_CLK通過電容C 322與FPGA控制器的DA參考時(shí)鐘正管腳 M0D1_REF-CLK+連接；其同步輸入負(fù)管腳SYNC_IN-與FPGA控制器的Μ同步輸入負(fù)控制管 腳M0D1_ SYNC_IN-連接，該管腳還通過電阻R203與其同步輸入正管腳SYNCJN+ ;該同步 輸入正管腳SYNC_IN+與FPGA控制器的DA同步輸入正控制管腳M0D1_ SYNC_IN+連接。
[0060] DAC芯片的18bit數(shù)據(jù)端口、SPI接口和其他相關(guān)配置控制管腳均直連到FPGA控 制器上。根據(jù)手冊(cè)要求，對(duì)設(shè)置管腳DAC_RSET接10K電阻到地；鎖相環(huán)濾波管腳PLL_L00P_ FILTER增加環(huán)路濾波器。該環(huán)路濾波器的取值與DAC芯片的工作頻率等相關(guān)，可通過官方 提供的軟件進(jìn)行設(shè)計(jì)。DAC芯片的時(shí)鐘輸入為差分形式，由于時(shí)鐘輸出端為L(zhǎng)VPECL電平，而 接收端為L(zhǎng)VDS電平，選擇交流耦合以減少匹配電路的設(shè)計(jì)，并在接收端增加1〇〇 Ω匹配電 阻。
[0061]本實(shí)用新型的FPGA模塊主要由一片F(xiàn)PGA控制器及其配置電路構(gòu)成，是主板的核 心部分，實(shí)現(xiàn)整板的大部分功能，包括實(shí)現(xiàn)數(shù)據(jù)采集、數(shù)據(jù)緩存、數(shù)字下變頻和外設(shè)控制或 配置；其配置電路則實(shí)現(xiàn)FPGA控制器的上電加載功能。
[0062] 如圖8所示，F(xiàn)PGA模塊包括S信號(hào)生成模塊、四個(gè)DA數(shù)據(jù)處理模塊、兩個(gè)先入先 出模塊、兩個(gè)DDR程序模塊、信號(hào)捕獲模塊、數(shù)字下變頻模塊、USB模塊和多路選擇開關(guān)。 [0063]由ADC模塊的ADC芯片傳來的L頻點(diǎn)信號(hào)分別傳至FPGA控制器的一號(hào)先入先出模 塊FIF01和數(shù)字下變頻模塊DDC :該先入先出模塊的輸出端與多路選擇開關(guān)的一輸入端連 接，數(shù)字下變頻模塊DDC的輸出端通過信號(hào)捕獲模塊與多路選擇開關(guān)的另一輸入端連接； 該多路選擇開關(guān)的輸出端通過一號(hào)DDR程序模塊與USB模塊的輸入端連接。
[0064] PC機(jī)通過串口與FPGA模塊中的S信號(hào)生成模塊的輸入端連接，S信號(hào)生成模塊的 輸出端通過一號(hào)Μ數(shù)據(jù)處理模塊與DAC模塊的一號(hào)DAC芯片的輸入端連接，用于傳遞s頻 點(diǎn)中頻信號(hào)。
[0065] PC機(jī)還通過USB端口與FPGA控制器的USB模塊連接；該USB模塊的輸出端通過 二號(hào)DDR程序模塊與二號(hào)先入先出模塊FIF02的輸入端連接，該先入先出模塊FIR)的兩路 輸出端中的一路通過二號(hào)DA數(shù)據(jù)處理模塊與DAC模塊中二號(hào)DAC芯片的輸入端連接，用于 傳遞B3頻點(diǎn)中頻信號(hào)；該先入先出模塊FIFO的兩路輸出端中的另一路通過三號(hào)DA數(shù)據(jù)處 理模塊與DAC模塊中三號(hào)DAC芯片的輸入端連接，用于傳遞B1頻點(diǎn)中頻信號(hào)；該先入先出 模塊FIR)的這一路通過四號(hào)DA數(shù)據(jù)處理模塊與DAC模塊中四號(hào)DAC芯片的輸入端連接， 用于傳遞L1頻點(diǎn)中頻信號(hào)。
[0066] 數(shù)字下變頻模塊DDC (Direct Down Conversion)的作用是將輸入的ADC芯片采 集的數(shù)據(jù)進(jìn)行頻率變換，變換到北斗衛(wèi)星信號(hào)的基準(zhǔn)頻率，變換后的信號(hào)才能進(jìn)行下一步 處理。
[0067] DDR程序模塊是控制數(shù)據(jù)緩存芯片DDR2的程序模塊。該程序模塊控制數(shù)據(jù)寫入數(shù) 據(jù)緩存DDR2芯片以及控制數(shù)據(jù)從該DDR2芯片中的讀出。
[0068] L頻點(diǎn)信號(hào)輸入：L頻點(diǎn)信號(hào)通過ADC芯片采樣后，輸入給FPGA控制器。FPGA控 制器內(nèi)部分成2路進(jìn)行后續(xù)處理，一路是輸入給數(shù)字下變頻模塊DDC，做數(shù)字下變頻，之后 由數(shù)字下變頻模塊DDC輸出的數(shù)據(jù)給捕獲模塊；另一路給一號(hào)先入先出模塊 FIR)做數(shù)據(jù)緩 存。平時(shí)接收鏈路的一號(hào)DDR程序模塊是接在信號(hào)捕獲模塊上；當(dāng)有正常信號(hào)輸入時(shí)，信號(hào) 捕獲模塊就輸出標(biāo)志，此時(shí)DDR程序模塊再切換至一號(hào)先入先出模塊FIF01上，將該先入先 出模塊中緩存的數(shù)據(jù)輸入給該一號(hào)DDR程序模塊，再通過USB模塊輸出給PC機(jī)，供PC機(jī)做 后續(xù)處理。
[0069] S頻點(diǎn)信號(hào)輸出：FPGA中的S信號(hào)生成模塊根據(jù)從PC機(jī)中接收參數(shù)，生成對(duì)應(yīng)的 S頻點(diǎn)數(shù)字信號(hào)，再通過DA數(shù)據(jù)處理模塊使輸出的數(shù)據(jù)符合DAC芯片的要求。數(shù)據(jù)輸出給 DAC模塊，從而生成S頻點(diǎn)中頻信號(hào)。
[0070] B3頻點(diǎn)信號(hào)輸出：PC機(jī)通過USB模塊輸出數(shù)據(jù)給DDR程序模塊緩存，DDR程序模 塊再輸出數(shù)據(jù)給先入先出模塊FIK)做進(jìn)一步緩存和數(shù)據(jù)流控制，先入先出模塊FIFO輸出 的數(shù)據(jù)給DA數(shù)據(jù)處理模塊，再輸出給DAC芯片。
[0071] B1頻點(diǎn)信號(hào)輸出和L1頻點(diǎn)信號(hào)輸出：該鏈路的輸出原理和B3頻點(diǎn)信號(hào)的一樣， 只不過在DA數(shù)據(jù)處理模塊有所不同。
[0072]本實(shí)用新型的FPGA的配置采用主SPI加載方式，通過在外部掛接一片的SPI FLASH芯片實(shí)現(xiàn)配置。因?yàn)楸緦?shí)用新型將一部分運(yùn)算功能移到PC端軟件上實(shí)現(xiàn)，所以對(duì) FPGA的要求不是很高，僅用！片F(xiàn)PGA控制器就可以實(shí)現(xiàn)本實(shí)用新型所需的邏輯運(yùn)算功能。 [00 73] 本實(shí)用新型的DDR2模塊包括由FPGA控制器外掛的兩片數(shù)據(jù)緩存DDR2芯片，每片 容量2Gb，是實(shí)現(xiàn)數(shù)據(jù)緩存的核心。
[0074] DDR2模塊的兩片DDR2芯片分別連接到FPGA控制器的BANK1端口和BANK3端口 上。兩片DDR2芯片相互獨(dú)立，分別控制，互不影響。該DDR2芯片的電路圖如圖9所示。 [0075] 1· DDR2的控制線(行選信號(hào)管腳RAS_N、列選信號(hào)管腳CAS_N、寫使能管腳WEJ、 片選管腳CS_N、時(shí)鐘使能管腳CKE、終端電阻使能管腳ODT)和地址線必須接到同一個(gè)BANK 端口上。
[0076] 2.數(shù)據(jù)選擇管腳DQS必須與對(duì)應(yīng)的數(shù)據(jù)管腳DQ線接到同一個(gè)字節(jié)控制器上而且 需要接到FPGA控制器的管腳DQS上，注意P/N (正負(fù)極）必須相互對(duì)應(yīng)。
[0077] 兩片DDR2芯片的電源輸入均為1. 8V，二者采用同一個(gè)電源輸入?？紤]兩片芯片在 PCB板布局時(shí)距離較遠(yuǎn)，PCB板上也需要考慮電源壓降，因此在每個(gè)芯片附近都需要放置有 一個(gè)大容量的鉭電解電容。
[0078] 如圖10所示，F(xiàn)PGA中的DDR2控制器需要有外部的參考電源〇. 90V輸入，所有的 未用電源參考管腳VREF均需要連接到參考電源上，此參考電源同時(shí)提供給DDR2芯片做電 源參考，采用由型號(hào)為TPS51200的電源管理芯片的一路提供；+0.90V電源分別經(jīng)由若干 49· 9Ω電阻同時(shí)為DDR2芯片的每個(gè)地址線、控制線提供電流，驅(qū)動(dòng)電流值為6mA。
[0079] 本實(shí)用新型的時(shí)鐘分配模塊包括兩個(gè)部分：比較器電路和時(shí)鐘分配電路。時(shí)鐘分 配電路包括62MHz時(shí)鐘分配電路和DAC同步信號(hào)分配電路。比較器電路將正弦的62MHz時(shí) 鐘信號(hào)經(jīng)過比較器后輸出方波形式的時(shí)鐘信號(hào)供后端使用。62MHz時(shí)鐘分配電路將比較器 輸出的單路時(shí)鐘信號(hào)經(jīng)過功分成4路，分別提供給FPGA、ADC和DAC使用。DAC同步信號(hào)分 配電路則是將DAC主設(shè)備輸出的同步時(shí)鐘信號(hào)功分成4路，分別輸出給四個(gè)DAC芯片。
[00S0] 本實(shí)用新型的USB模塊包括USB3· 0接口驅(qū)動(dòng)芯片及其外部電路。該模塊與FpGA 接口，實(shí)現(xiàn)高速數(shù)據(jù)的收發(fā)。
[0081] 如圖11所示，USB模塊采用賽普拉斯公司的型號(hào)為CYUSB3041-ΒΖΠ 且自帶 ARM926內(nèi)核的USB3. 0接口控制器，該控制器具備100MHz可編程的可選數(shù)據(jù)位寬的GPIF接 口，最大的數(shù)據(jù)吞吐率為3. 2Gbit/s(即400MB/s)，遠(yuǎn)大于當(dāng)前數(shù)據(jù)傳輸?shù)淖畲笏俾?24MB/ s，滿足數(shù)據(jù)傳輸需求；可選擇10電平，如低電壓3. 3V電源LVCM0S33和低電壓1. 8V電源 LVCM0S18,方便低功耗設(shè)計(jì)。
[0082] 該USB3· 0接口控制器的GPIF接口電路選擇32bit的數(shù)據(jù)位寬，確保傳輸速率帶 寬最大，以滿足應(yīng)用需求。為了可以后期進(jìn)行功能拓展，將該接口控制器的GPIF接口上的 控制管腳CTL(TCTL12全部連接到FPGA控制器上，前期僅適用控制管腳CTL0和CTL1即可。 數(shù)據(jù)傳輸同步時(shí)鐘管腳PCLK由FPGA控制器的時(shí)鐘控制管腳GCLK輸出100MHz時(shí)鐘。
[0083] 該USB3.0接口控制器的配置電路如圖11至圖13所示，確定芯片的內(nèi)部驅(qū)動(dòng)程序 加載方式，確?？梢詫?shí)現(xiàn)USB BOOT模式；選擇芯片的時(shí)鐘，配置芯片為19. 2MHz晶體輸入方 式，BP FSCL(TFSCL2=000。
[0084] 如圖I3所示，該USB3· 0接口控制器的高速串行接口包含了 USB2. 0標(biāo)準(zhǔn)接口和兩 對(duì)高速數(shù)據(jù)傳輸接口；其高速數(shù)據(jù)傳輸實(shí)行了收發(fā)分離，各自一對(duì)差分對(duì)。電路設(shè)計(jì)時(shí)采用 交流耦合方式互連，即在發(fā)送端串接lOOnF電容隔離。值得注意的是，為了便于PCB走線，將 發(fā)送端的正負(fù)信號(hào)反接已達(dá)到不增加過孔的目的，正負(fù)信號(hào)反接后芯片依然可以識(shí)別（自 適應(yīng)識(shí)別）。
[0085] 本實(shí)用新型的電源模塊完成不同電源輸入的切換功能；該模塊對(duì)輸入后的電源進(jìn) 行再次變換，給主板正常工作所需的各類電源；具備一定過壓和過流保護(hù)功能。
[0086] 如圖14所示，本實(shí)用新型的電源模塊包括12V/5V電源電路、5V電源電路、三路 3. 3V電源電路、兩路1. 8V電源電路和1. 2V電源電路。
[0087] 外部電源輸入至電源模塊后分別轉(zhuǎn)換成12V/5V電源電路以及經(jīng)由電源變化電路 后產(chǎn)生的5V電源電路。該5V電源電路用于天線饋電。該12V/5V電源電路分成4路電源 輸出：經(jīng)電源變化電路后的用于給USB模塊、FPGA模塊和型號(hào)為L(zhǎng)T3022IMSE的穩(wěn)壓器提供 電源的3. 3V電源電路、經(jīng)電源變化電路后的用于給DDR2模塊提供電源的1. 8V電源電路、 經(jīng)電源變化電路后的用于給FPGA模塊和USB模塊提供電源的1. 2V電源電路、經(jīng)兩次電源 變化電路后的用于給DAC模塊提供電源的1.8V電源電路。上述型號(hào)的穩(wěn)壓器生成用于給 DAC模塊提供電源的電源電路、用于給ADC模塊提供電源的3. 3V電源電路和用于給時(shí)鐘分 配模塊提供電源的3. 3V電源電路。
[0088] 本實(shí)用新型的電源模塊還經(jīng)由電源變換生成分別為晶振電路0SC、鎖相環(huán)電路 PLL、發(fā)送數(shù)據(jù)電路TX、接收數(shù)據(jù)電路RX提供電源的3. 3V電源電路。
[0089] 整個(gè)主板的電源需求較多，種類較多。在設(shè)計(jì)時(shí)，為了簡(jiǎn)化設(shè)計(jì)同時(shí)考慮到相同電 壓情況下，本實(shí)用新型采用共電源方案，這樣可在一定程度上改善電源紋波（涓流技術(shù)的 一種）。如果芯片沒有指明特定的電源要求，一般采取共電源方案。
[0090] 本實(shí)用新型的接口電路包括主板上的所有內(nèi)部和外部接口。主板上包括一定的功 能性電路，輔助上述的幾個(gè)模塊完成所有的功能，包括LED和晶振電路等。
[0091] 1.電源接口
[0092] 如圖15所示，本實(shí)用新型的電源插座采用大4P形式，為間距5. 08mm帶有圍墻的 插座，適用于機(jī)箱內(nèi)部。
[0093] 為了抑制電壓脈沖和過流的現(xiàn)象，在跳線電阻后端增加了 TVS管和自恢復(fù)式保險(xiǎn) 絲，其中TVS管的方向擊穿電壓為13. 8V，即高于13. 8V的電源輸入就短路實(shí)現(xiàn)保護(hù)負(fù)載的 功能；自恢復(fù)式保險(xiǎn)絲的熔點(diǎn)電流為2. 6A，該器件針對(duì)+12V電源輸入的情況。如果是選擇 +5V電源輸入，則需要更換為熔斷電流為5A的保險(xiǎn)絲。
[0094] 電源輸入后放置適當(dāng)電容進(jìn)行濾波，包括1個(gè)330 μ F的鋁電解電容和2個(gè)10 μ F 瓷片電容用于濾除低頻干擾、1個(gè)100nF的瓷片電容用于濾除高頻千擾。這些電容的耐壓值 都高于25V。接口端濾波電容不可選擇鉭電容濾波，原因是鉭電容易損壞，產(chǎn)生失效。
[0095] 2. RS232 接口
[0096] 如圖16所示，RS232接口的電平轉(zhuǎn)換芯片選擇美信公司的型號(hào)為MAX3232EEAE的 芯片。該芯片工作電壓為3.0?5V，數(shù)據(jù)吞吐率達(dá)1Mbps。RS232接口選擇雙排10針間距為 2. 54mm的插座，為防止信號(hào)過沖，在電平轉(zhuǎn)換芯片與插座間的連線串接電阻。
[0097] 3· USB3. 0 接口
[0098] 如圖17所示，USB3. 0接口電路的插座采用標(biāo)準(zhǔn)的Micro USB3. 0 AB型。
[0099] USB3. 0接口上的高速差分對(duì)在輸入后增加 TVS管組后傳輸?shù)経SB控制器上；該接 口上的電源輸入電壓范圍4· 75?5. 25V，電流可達(dá)9〇〇mA,增加 TVS管消除電壓尖峰；再串接 磁珠濾除部分干擾。將USB2. 0接口上的ID信號(hào)直接拉低，使得控制器的USB2. 0部分處于 正常工作模式。插座表面的金屬殼需與數(shù)字地進(jìn)行分離，濾波后共在一起。
[0100] 本實(shí)用新型主板的PCB設(shè)計(jì)采用1〇層板，板厚1.6mm。在布局布線時(shí)有如下考 慮：（1)各個(gè)模塊電路分開布局，距離分開，避免干擾；（2)數(shù)模地分割，實(shí)行單點(diǎn)共地；電 源部分與數(shù)字其他電路在表底層實(shí)行地分割；（3)等長(zhǎng)處理：USB3. 0接口到USB3. 0接口控 制器的高速串行差分對(duì)等長(zhǎng)布線；USB3.0接口控制器到FPGA的數(shù)據(jù)線等長(zhǎng)布線；數(shù)據(jù)緩存 DDR2芯片的數(shù)據(jù)、地址和控制信號(hào)等長(zhǎng)布線，并嚴(yán)格按照DDR2的布線規(guī)則進(jìn)行控制差額； (4)電源輸出端采用表底層鋪設(shè)銅皮形式，通常設(shè)置6個(gè)過孔用于通流，以滿足最大3A電流 負(fù)載能力；（5) ADC、DAC和射頻電路周圍增加屏蔽罩開窗，用于調(diào)試和測(cè)試過程中焊接屏蔽 罩；（6) 62MHz時(shí)鐘線附近盡量增加地線或者地孔。
[0101]為了實(shí)現(xiàn)五頻點(diǎn)，本實(shí)用新型的PC機(jī)端分幾個(gè)模塊控制主板。
[0102] 如圖18所示，本實(shí)用新型的PC機(jī)包括PC端界面、S信號(hào)生成模塊、L信號(hào)解析模 塊、B3信號(hào)控制模塊、B1信號(hào)控制模塊、L1信號(hào)控制模塊、和USB3. 0數(shù)據(jù)控制模塊。
[0103] PC端界面：主要用于人機(jī)交互，顯示各項(xiàng)參數(shù)；輸入各種用戶設(shè)置的參數(shù)給底層 程序。
[0104] S信號(hào)生成模塊：該模塊根據(jù)PC端界面輸入的各種參數(shù)，生成串口數(shù)據(jù)，通過PC 串口發(fā)送給檢測(cè)儀主板上的FPGA，再由FPGA生成S頻點(diǎn)數(shù)字信號(hào)輸出給DA。
[0105] L信號(hào)解析模塊：該模塊接收USB3. 0數(shù)據(jù)控制模塊輸送過來的L頻點(diǎn)數(shù)據(jù)，數(shù)據(jù) 解析后將各參數(shù)輸送給PC端界面。
[0106] B3數(shù)據(jù)控制模塊：該模塊根據(jù)PC端界面輸入的各種參數(shù)，控制輸出給FPGA的B3 頻點(diǎn)數(shù)字信號(hào)。
[0107] B1數(shù)據(jù)控制模塊：該模塊根據(jù)PC端界面輸入的各種參數(shù)，控制輸出給FPGA的B1 頻點(diǎn)數(shù)字信號(hào)。
[0108] L1數(shù)據(jù)控制模塊：該模塊根據(jù)PC端界面輸入的各種參數(shù)，控制輸出給FPGA的L1 頻點(diǎn)數(shù)字信號(hào)。
[0109] 如圖19所示，PC機(jī)在進(jìn)行入站數(shù)據(jù)處理時(shí)，入站數(shù)據(jù)處理模塊收到FPGA模塊通 過USB3. 0接口發(fā)過來的數(shù)據(jù)，首先進(jìn)行數(shù)字下變頻（DDC)處理，將信號(hào)變頻到基準(zhǔn)頻率，然 后再進(jìn)行數(shù)字濾波，濾除其他不必要信號(hào)。為了減少運(yùn)算量，加快運(yùn)算速度，程序?qū)V波后 的信號(hào)再進(jìn)行量化抽取。把抽取后的數(shù)據(jù)送入相關(guān)器，進(jìn)行相千積分運(yùn)算和峰值檢測(cè)處理。 數(shù)據(jù)經(jīng)過相關(guān)器后，得到相位變換數(shù)據(jù)及其他數(shù)據(jù)，再將這些數(shù)據(jù)輸入至數(shù)據(jù)譯碼模塊，最 后將數(shù)據(jù)譯碼模塊解碼出的各類參數(shù)傳輸給界面顯示出來。
[0110] 本實(shí)用新型的部分測(cè)試指標(biāo)如表1至表3所示。
[0111] 表1:RDSS技術(shù)指標(biāo)。
[0112]

【權(quán)利要求】
1. 一種北斗檢測(cè)儀，其特征在于，包括支持多種頻點(diǎn)信號(hào)的主機(jī)和用于罩住待測(cè)用戶 機(jī)的天線的手持暗室；主機(jī)通過射頻線纜與手持暗室連接，待測(cè)用戶機(jī)的串口與主機(jī)連接； 主機(jī)包括PC機(jī)、射頻電路、FPGA模塊、DDR2模塊、DAC模塊、ADC模塊、時(shí)鐘分配模塊、接口 電路、USB模塊和電源模塊；FPGA模塊通過DAC模塊與射頻電路的發(fā)射通道連接，射頻電路 的接收通道通過ADC模塊與FPGA連接；DDR2模塊與FPGA模塊連接，時(shí)鐘分配模塊與FPGA 模塊連接，F(xiàn)PGA模塊通過USB模塊再經(jīng)由接口電路與PC機(jī)的USB接口連接，F(xiàn)PGA模塊通過 接口電路與PC機(jī)的串口連接；電源模塊提供電源。
2. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述手持暗室采用雙脊喇叭無源 天線。
3. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述射頻電路包括接收通道模塊、 發(fā)射通道模塊和用于將本地參考信號(hào)綜合后產(chǎn)生變頻用的本振信號(hào)和數(shù)字端用的時(shí)鐘信 號(hào)的頻率綜合電路；接收通道模塊通過ADC模塊與FPGA模塊的10端口連接，對(duì)輸入的射頻 信號(hào)進(jìn)行功分和下變頻處理；發(fā)射通道模塊通過DAC模塊與FPGA模塊的10端口連接，為接 收通道模塊工作過程的逆過程。
4. 根據(jù)權(quán)利要求3所述的北斗檢測(cè)儀，其特征在于，所述接收通道模塊包括低噪聲放 大器、帶通濾波器、混頻器和中頻帶通濾波器；由所述手持暗室接收的射頻信號(hào)經(jīng)由低噪 聲放大器放大后傳至帶通濾波器進(jìn)行濾波，之后再與本振信號(hào)一同通過混頻器產(chǎn)生中頻信 號(hào)，該中頻信號(hào)經(jīng)由中頻帶通濾波器傳至所述ADC模塊。
5. 根據(jù)權(quán)利要求3所述的北斗檢測(cè)儀，其特征在于，所述發(fā)射通道模塊包括衰減器、若 干合路器、若干帶通濾波器、若干衰減網(wǎng)絡(luò)、若干混頻器和若干低通濾波器； 由所述DAC模塊傳來的射頻信號(hào)中的一路信號(hào)通過低通濾波器濾波后，與本振信號(hào)一 同通過混頻器產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過帶通濾波器經(jīng)由上變頻通道再通過另一帶通 濾波器后傳至合路器； 由所述DAC模塊傳來的射頻信號(hào)中的其余各路信號(hào)分別按照同樣結(jié)構(gòu)的信號(hào)傳輸通 道進(jìn)行傳輸，所述信號(hào)傳輸通道為：射頻信號(hào)通過低通濾波器濾波后，與本振信號(hào)一起通過 混頻器產(chǎn)生中頻信號(hào)，該中頻信號(hào)通過衰減網(wǎng)絡(luò)經(jīng)由另一帶通濾波器后傳至合路器； 由所述傳至不同的合路器的各路射頻信號(hào)最后經(jīng)由若干合路器合路為一套射頻信號(hào)， 這套射頻信號(hào)通過衰減器經(jīng)由所述射頻線纜傳至所述手持暗室。
6. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述FPGA模塊包括S信號(hào)生成模 塊、若干DA數(shù)據(jù)處理模塊、若干先入先出模塊、若干DDR程序模塊、信號(hào)捕獲模塊、數(shù)字下變 頻模塊、USB模塊和多路選擇開關(guān)； 所述PC機(jī)通過串口與FPGA模塊中的S信號(hào)生成模塊的輸入端連接，S信號(hào)生成模塊 的輸出端通過一 DA數(shù)據(jù)處理模塊與所述DAC模塊的輸入端連接； USB模塊的輸出端通過一 DDR程序模塊與一先入先出模塊的輸入端連接，該先入先出 模塊的輸出端分別通過多個(gè)DA數(shù)據(jù)處理模塊與所述DAC模塊的輸入端連接； 由所述ADC模塊傳來的信號(hào)分別傳至另一先入先出模塊和數(shù)字下變頻模塊，該先入先 出模塊的輸出端與多路選擇開關(guān)的一輸入端連接，數(shù)字下變頻模塊的輸出端通過信號(hào)捕獲 模塊與多路選擇開關(guān)的另一輸入端連接，該多路選擇開關(guān)的輸出端通過另一 DDR程序模塊 與USB模塊的輸入端連接； USB模塊與PC機(jī)的USB端口連接。
7. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述DDR2模塊包括兩片數(shù)據(jù)緩存 芯片，該兩片芯片采用同一電源輸入。
8. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述DAC模塊包括四片14bit位寬 的DAC轉(zhuǎn)換器。
9. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述ADC模塊包括一片雙通道的 ADC芯片；ADC芯片采用單3. 3V電源供電。
10. 根據(jù)權(quán)利要求1所述的北斗檢測(cè)儀，其特征在于，所述USB模塊包括賽普拉斯公司 的型號(hào)為CYUSB3041-BZXI的USB3. 0接口驅(qū)動(dòng)芯片。
【文檔編號(hào)】G01S19/23GK204086550SQ201420524494
【公開日】2015年1月7日 申請(qǐng)日期:2014年9月12日 優(yōu)先權(quán)日:2014年9月12日
【發(fā)明者】向?yàn)? 王曉霞, 王帥, 劉榮杰, 江月奎 申請(qǐng)人:湖南北云科技有限公司