—種基于fpga的s模式二次雷達(dá)解碼器及其檢驗(yàn)糾錯方法
【專利摘要】本發(fā)明涉及一種基于FPGA的S模式二次雷達(dá)解碼器，包括功率相位處理電路，其輸入端與接收機(jī)的三路中頻信號輸出端相連，其輸出端與脈沖處理電路的輸入端相連，脈沖處理電路的輸出端分別與S模式解碼電路、二次雷達(dá)常規(guī)模式解碼電路的輸入端相連，S模式解碼電路、二次雷達(dá)常規(guī)模式解碼電路的輸出端均與點(diǎn)航跡處理器的輸入端相連。本發(fā)明還公開了一種基于FPGA的S模式二次雷達(dá)解碼器的校驗(yàn)糾錯方法。本發(fā)明所有的模塊全部在一片可編程門陣列FPGA控制器中完成，充分利用FPGA控制器高速、高性能、并行處理的特點(diǎn)，提高了雷達(dá)處理的效率，具有結(jié)構(gòu)緊湊，穩(wěn)定性高，處理速度快，實(shí)現(xiàn)靈活等優(yōu)點(diǎn)。
【專利說明】一種基于FPGA的S模式二次雷達(dá)解碼器及其檢驗(yàn)糾錯方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及航空交通管制監(jiān)視雷達(dá)【技術(shù)領(lǐng)域】，尤其是一種基于FPGA的S模式二次 雷達(dá)解碼器及其檢驗(yàn)糾錯方法。

【背景技術(shù)】
[0002] S模式二次雷達(dá)，為航空交通管制（ATC)提供了監(jiān)視與數(shù)據(jù)鏈接能力。常規(guī)二次 雷達(dá)的航空器識別碼（A碼）只有4096個可以分配，而S模式飛機(jī)通過24位的飛機(jī)地址編 碼成2a =16777216個代碼，有效解決了飛機(jī)代碼資源短缺的問題。每架飛機(jī)都分配唯一的 24位地址，通過點(diǎn)名詢問時，飛機(jī)應(yīng)答機(jī)將進(jìn)行地址一致性校驗(yàn)，只有詢問地址與應(yīng)答機(jī) 地址相同時才做出應(yīng)答，以便飛機(jī)的應(yīng)答脈沖不重疊，由此有效降低同步串?dāng)_（GARBLE)。
[0003]目前S模式二次雷達(dá)編碼器主要采用FPGA+DSP的方案，F(xiàn)PGA做S模式解碼的預(yù) 處理，然后需要將數(shù)據(jù)傳入DSP做進(jìn)一步的處理。FPGA器件在性能、密度和功耗上都有顯著 的進(jìn)步，已廣泛應(yīng)用于各種信號處理領(lǐng)域，使得構(gòu)造的數(shù)字信號處理系統(tǒng)能夠保持基于軟 件的解決方案的靈活性，與DSP相比成本優(yōu)勢明顯。S模式二次雷達(dá)編解碼器可以完全在 FPGA中完成，無需利用價格昂貴的DSP芯片。


【發(fā)明內(nèi)容】

[0004] 本發(fā)明的首要目的在于提供一種充分利用FPGA的高速、并行處理、成本低和性能 穩(wěn)定的特性，無需DSP，且減少了FPGA與DSP之間的收發(fā)接口模塊的基于FPGA的S模式二 次雷達(dá)解碼器。
[0005] 為實(shí)現(xiàn)上述目的，本發(fā)明采用了以下技術(shù)方案：一種基于FPGA的S模式二次雷達(dá) 解碼器，包括功率相位處理電路，其輸入端與接收機(jī)的三路中頻信號輸出端相連，其輸出端 與脈沖處理電路的輸入端相連，脈沖處理電路的輸出端分別與S模式解碼電路、二次雷達(dá) 常規(guī)模式解碼電路的輸入端相連，S模式解碼電路、二次雷達(dá)常規(guī)模式解碼電路的輸出端均 與點(diǎn)航跡處理器的輸入端相連。
[0006] 所述功率相位處理電路包括用于分別接收接收機(jī)輸出的A中頻、E中頻、Q中頻 信號的第一、二、三數(shù)字下變頻，第一、二、三數(shù)字下變頻的輸出端分別與第一、二、三功率相 位產(chǎn)生電路的輸入端相連，第一功率相位產(chǎn)生電路的輸出端分別與第一反STC補(bǔ)償電路、 幅相校正電路的第二輸入端相連，第二功率相位產(chǎn)生電路的輸出端分別與第二反STC補(bǔ)償 電路、幅相校正電路的第四輸入端相連，第三功率相位產(chǎn)生電路的輸出端分別與第三反STC 補(bǔ)償電路、幅相校正電路的第六輸入端相連，第一、二、三反STC補(bǔ)償電路的輸出端分別與 幅相校正電路的第一、三、五輸入端相連。
[0007] 所述S模式解碼電路包括S模式前導(dǎo)識別電路，其輸入端與脈沖處理電路的第一 輸出端相連，其輸出端與第一副瓣TTC抑制電路的輸入端相連，第一副瓣TTC抑制電路的輸 出端與解碼電路的輸入端相連，解碼電路的輸出端與S模式糾錯電路的輸入端相連，S模式 糾錯電路的輸出端與S模式異步抑制電路的輸入端相連，S模式異步抑制電路的輸出端與S 模式代碼裝配電路的輸入端相連，S模式代碼裝配電路的輸出端與第一原始應(yīng)答報告生成 電路的輸入端相連，第一原始應(yīng)答報告生成電路的輸出端與點(diǎn)航跡處理器的輸入端相連。
[0008] 所述二次雷達(dá)常規(guī)模式解碼電路包括S應(yīng)答濾波電路，其輸入端與脈沖處理電路 的第二輸出端相連，其輸出端與框架識別電路的輸入端相連，框架識別電路的輸出端與第 二副瓣TTC抑制電路的輸入端相連，第二副瓣TTC抑制電路的輸出端與置信度處理電路的 輸入端相連，置信度處理電路的輸出端與交疊脈沖處理電路的輸入端相連，交疊脈沖處理 電路的輸出端與幻影抑制電路的輸入端相連，幻影抑制電路的輸出端與異步抑制電路的輸 入端相連，異步抑制電路的輸出端與代碼裝配電路的輸入端相連，代碼裝配電路的輸出端 與第二原始應(yīng)答報告生成電路的輸入端相連，第二原始應(yīng)答報告生成電路的輸出端與點(diǎn)航 跡處理器的輸入端相連。
[0009] 所述脈沖處理電路分別與緩存器FIFO、DPRAM內(nèi)存雙向通訊。
[0010] 所述幅相校正電路的第一輸出端分別與鑒相器的第一輸入端、脈沖處理電路的 第一輸入端相連，幅相校正電路的第二輸出端與鑒相器的第二輸入端相連，鑒相器的輸出 端與脈沖處理電路的第二輸入端相連，幅相校正電路的第三輸出端分別與第一噪聲抑制及 6dB檢測電路、RSLS電路的第一輸入端、脈沖處理電路的第四輸入端相連，幅相校正電路 的第四輸出端分別與第二噪聲抑制及6dB檢測電路、RSLS電路的第二輸入端、脈沖處理電 路的第六輸入端相連，幅相校正電路的第五輸出端分別與第三噪聲抑制及6dB檢測電路、 RSLS電路的第三輸入端、脈沖處理電路的第八輸入端相連，第一、二、三噪聲抑制及6dB檢 測電路的輸出端分別與脈沖處理電路的第三、五、九輸入端相連，所述RSLS電路的輸出端 與脈沖處理電路的第七輸入端相連。
[0011] 本發(fā)明的另一目的在于提供一種基于FPGA的S模式二次雷達(dá)解碼器的檢驗(yàn)糾錯 方法，該方法包括下列順序的步驟： (1) 在S模式解碼后，將S模式代碼值經(jīng)模2除計(jì)算得到飛機(jī)地址，與內(nèi)部存儲的飛機(jī) 地址進(jìn)行異或； (2) 異或完成后，判斷異或值是否為零，若為零，則說明S模式代碼值正確，輸出該S模 式代碼值至S模式異步抑制電路，否則，進(jìn)行糾錯處理； (3) 在糾錯處理完成后，判斷糾錯是否成功，若判斷結(jié)果為是，則糾正后輸出至S模式 異步抑制電路，否則，說明糾錯失敗，放棄該S模式代碼值。
[0012] 所述的糾錯處理包括下列順序的步驟： (1) 統(tǒng)計(jì)S模式代碼值的低置信度比特數(shù)n，判斷n的個數(shù)是否小于等于5,若判斷結(jié)果 為是，則進(jìn)行蠻力糾錯，并在蠻力糾錯完成后判斷糾錯是否成功，否則，計(jì)算低置信度區(qū)的 跨度s; (2) 計(jì)算出低置信度區(qū)的跨度s后，判斷s是否小于等于24,若判斷結(jié)果為是，則進(jìn)行 保守糾錯，否則丟棄該S模式代碼值； (3) 進(jìn)行保守糾錯后，判斷糾錯是否成功，若成功，則輸出該S模式代碼值，否則丟棄該 S模式代碼值。
[0013] 所述低置信度區(qū)的跨度S是指低置信度區(qū)的第一個比特數(shù)到最后一個比特數(shù)之 間的位數(shù)。
[0014] 由上述技術(shù)方案可知，本發(fā)明所有的模塊全部在一片可編程門陣列FPGA控制器 中完成，充分利用FPGA控制器高速、高性能、并行處理的特點(diǎn)，提高了雷達(dá)處理的效率；由 于舍棄了舍去FPGA+DSP的方式，不僅節(jié)約成本，而且系統(tǒng)減少了FPGA控制器與DSP處理器 之間收發(fā)接口模塊，結(jié)構(gòu)更加簡單?？傊景l(fā)明的S模式解碼處理全部在FPGA控制器中 完成，通過可編程邏輯電路即可得以實(shí)現(xiàn)，具有結(jié)構(gòu)緊湊，穩(wěn)定性高，處理速度快，實(shí)現(xiàn)靈活 等優(yōu)點(diǎn)。

【專利附圖】

【附圖說明】
[0015] 圖1為本發(fā)明的系統(tǒng)結(jié)構(gòu)框圖。
[0016] 圖2、3分別為本發(fā)明校驗(yàn)、糾錯方法流程圖。

【具體實(shí)施方式】
[0017] 一種基于FPGA的S模式二次雷達(dá)解碼器，包括功率相位處理電路1，其輸入端與接 收機(jī)的三路中頻信號輸出端相連，其輸出端與脈沖處理電路2的輸入端相連，脈沖處理電 路2的輸出端分別與S模式解碼電路3、二次雷達(dá)常規(guī)模式解碼電路4的輸入端相連，S模 式解碼電路3、二次雷達(dá)常規(guī)模式解碼電路4的輸出端均與點(diǎn)航跡處理器的輸入端相連，如 圖1所示，所述脈沖處理電路2分別與緩存器FIFO、DPRAM內(nèi)存雙向通訊。
[0018]如圖1所示，所述功率相位處理電路1包括用于分別接收接收機(jī)輸出的A中頻、E中頻、Q中頻信號的第一、二、三數(shù)字下變頻，第一、二、三數(shù)字下變頻的輸出端分別與第一、 二、三功率相位產(chǎn)生電路的輸入端相連，第一功率相位產(chǎn)生電路的輸出端分別與第一反STC 補(bǔ)償電路、幅相校正電路的第二輸入端相連，第二功率相位產(chǎn)生電路的輸出端分別與第二 反STC補(bǔ)償電路、幅相校正電路的第四輸入端相連，第三功率相位產(chǎn)生電路的輸出端分別 與第三反STC補(bǔ)償電路、幅相校正電路的第六輸入端相連，第一、二、三反STC補(bǔ)償電路的輸 出端分別與幅相校正電路的第一、三、五輸入端相連。
[0019] 如圖1所示，所述S模式解碼電路3包括S模式前導(dǎo)識別電路，其輸入端與脈沖處 理電路2的第一輸出端相連，其輸出端與第一副瓣TTC抑制電路的輸入端相連，第一副瓣 TTC抑制電路的輸出端與解碼電路的輸入端相連，解碼電路的輸出端與S模式糾錯電路的 輸入端相連，S模式糾錯電路的輸出端與S模式異步抑制電路的輸入端相連，S模式異步抑 制電路的輸出端與S模式代碼裝配電路的輸入端相連，S模式代碼裝配電路的輸出端與第 一原始應(yīng)答報告生成電路的輸入端相連，第一原始應(yīng)答報告生成電路的輸出端與點(diǎn)航跡處 理器的輸入端相連。
[0020] 如圖1所示，所述二次雷達(dá)常規(guī)模式解碼電路4包括S應(yīng)答濾波電路，其輸入端 與脈沖處理電路2的第二輸出端相連，其輸出端與框架識別電路的輸入端相連，框架識別 電路的輸出端與第二副瓣TTC抑制電路的輸入端相連，第二副瓣TTC抑制電路的輸出端與 置信度處理電路的輸入端相連，置信度處理電路的輸出端與交疊脈沖處理電路的輸入端相 連，交疊脈沖處理電路的輸出端與幻影抑制電路的輸入端相連，幻影抑制電路的輸出端與 異步抑制電路的輸入端相連，異步抑制電路的輸出端與代碼裝配電路的輸入端相連，代碼 裝配電路的輸出端與第二原始應(yīng)答報告生成電路的輸入端相連，第二原始應(yīng)答報告生成電 路的輸出端與點(diǎn)航跡處理器的輸入端相連。
[0021] 如圖1所示，所述幅相校正電路的第一輸出端分別與鑒相器的第一輸入端、脈沖 處理電路2的第一輸入端相連，幅相校正電路的第二輸出端與鑒相器的第二輸入端相連， 鑒相器的輸出端與脈沖處理電路2的第二輸入端相連，幅相校正電路的第三輸出端分別與 第一噪聲抑制及6dB檢測電路、RSLS電路的第一輸入端、脈沖處理電路2的第四輸入端相 連，幅相校正電路的第四輸出端分別與第二噪聲抑制及6dB檢測電路、RSLS電路的第二輸 入端、脈沖處理電路2的第六輸入端相連，幅相校正電路的第五輸出端分別與第三噪聲抑 制及6dB檢測電路、RSLS電路的第三輸入端、脈沖處理電路2的第八輸入端相連，第一、二、 三噪聲抑制及6dB檢測電路的輸出端分別與脈沖處理電路2的第三、五、九輸入端相連，所 述RSLS電路的輸出端與脈沖處理電路2的第七輸入端相連。
[0022] 以下結(jié)合圖1對本發(fā)明作進(jìn)一步的說明。
[0023]從接收機(jī)接收的E中頻、A中頻、Q中頻三路模擬信號經(jīng)過AD采樣后送入FPGA控 制器進(jìn)行S模式二次雷達(dá)解碼處理：首先經(jīng)過數(shù)字下變頻、求功率求相位、反STC、幅/相校 正，接著噪聲抑制及6dB檢測、相位鑒別、副瓣抑制（RSLS)、脈沖預(yù)處理、高密度功率識別、 可編程幅度門限控制（TTC)、原始數(shù)據(jù)打包，然后對E視頻、A視頻、Q視頻信號進(jìn)行S模式 解碼處理和二次雷達(dá)常規(guī)A/C模式處理。
[0024]本發(fā)明采用具有反STC補(bǔ)償電路，避免應(yīng)答脈沖信號幅度的起伏引起應(yīng)答信號丟 失。靈敏度時間控制（STC)是解決接收機(jī)動態(tài)范圍飽和而設(shè)置的衰減控制，在雷達(dá)最大探 測距離范圍內(nèi)設(shè)置由遠(yuǎn)而近逐步抬高的衰減控制，當(dāng)同一應(yīng)答信號的脈沖處于不同的距離 段時，由于衰減量不同，脈沖的幅度將發(fā)生變化，所以對脈沖的相關(guān)性產(chǎn)生影響。
[0025]具有可編程幅度門限控制（TTC)功能，能對任意扇區(qū)設(shè)置門限值，每個扇區(qū)有開始 方位、結(jié)束方位、開始距離、結(jié)束距離和STC值等5個控制參數(shù)，距離增量最小達(dá)到7. 5米， 最小扇區(qū)域?qū)挾葹?.4°，以達(dá)到抑制反射及其他干擾雜波的目的。
[0026]從接收機(jī)過來的A中頻，E中頻，Q中頻這三路信號通過高速AD采用后送入FPGA芯片進(jìn)行S模式二次雷達(dá)的解碼處理：首先三路中頻信號經(jīng)過數(shù)字下變頻，產(chǎn)生I/Q正交數(shù) 字信號，接著對I/Q進(jìn)行求功率和求相位；反STC補(bǔ)償電路是對功率LOG進(jìn)行補(bǔ)償，補(bǔ)償量 的大小取決于前端抗接收機(jī)飽和設(shè)置STC衰減量；幅相校正電路是以I：通道為基準(zhǔn)，對A 通道的幅度和相位進(jìn)行校正，對Q通道的幅度進(jìn)行校正，幅度的校正可以正確地計(jì)算和差 t匕，相位的校正可以正確估算方位是偏離波束軸的左邊還是右邊。
[0027]鑒相器通過幅相校正電路后的E相位與A相位進(jìn)行鑒相，產(chǎn)生表示目標(biāo)偏離波束 中心左側(cè)還是右側(cè)的軸向指示BI(2位）；幅/相校正后的A通道，E通道，Q通道的功率 送給噪聲抑制及6dB檢測電路，產(chǎn)生表示應(yīng)答脈沖半幅度點(diǎn)寬度的信號Q，表示應(yīng)答脈沖的 存在；副瓣抑制電路通過對E、A和Q三視頻幅度的比較產(chǎn)生表示應(yīng)答是來自副瓣方向還 是主瓣方向的RSLS標(biāo)記；脈沖處理電路2根據(jù)Q信號脈沖持續(xù)時間產(chǎn)生表示脈沖前沿的 信號LE;E通道的Q信號在脈沖處理電路2中產(chǎn)生表示S模式應(yīng)答信息位長度的信號PF_ PHD;脈沖處理電路2通過E通道的功率與TTC門限的比較，產(chǎn)生高于還是低于門限的標(biāo)記 LE_TTC;最后將前面處理后的39位數(shù)據(jù)進(jìn)行打包，分別送往S模式解碼電路3、二次雷達(dá)常 規(guī)模式解碼電路4。
[0028]對常規(guī)模式SSR而言，先進(jìn)行S應(yīng)答濾波，過濾S模式應(yīng)答對SSR應(yīng)答解碼的干 擾，然后是框架識別、副瓣抑制和TTC抑制處理、脈沖提取以及對E視頻和A視頻計(jì)算和差 比SDR、交疊脈沖分析（標(biāo)記出前交疊還是后交疊）、幻影抑制和異步干擾的濾波，最后代碼 裝配得到常規(guī)模式應(yīng)答數(shù)據(jù)。對S模式而言，首先進(jìn)行前導(dǎo)識別，其次副瓣抑制處理和TTC處理，然后進(jìn)行S模式解碼，同時對E視頻和A視頻計(jì)算和差比SDR，并進(jìn)行碼和置信度的 判定，隨后根據(jù)置信度進(jìn)行檢錯糾錯，最后代碼裝配處理，生產(chǎn)原始應(yīng)答報告。
[0029] 如圖2所示，本檢驗(yàn)糾錯方法包括：（1)在S模式解碼后，將S模式代碼值經(jīng)模2 除計(jì)算得到飛機(jī)地址，與內(nèi)部存儲的飛機(jī)地址進(jìn)行異或；（2)異或完成后，判斷異或值是否 為零，若為零，則說明S模式代碼值正確，輸出該S模式代碼值至S模式異步抑制電路，否 貝U，進(jìn)行糾錯處理；（3)在糾錯處理完成后，判斷糾錯是否成功，若判斷結(jié)果為是，則糾正后 輸出至S模式異步抑制電路，否則，說明糾錯失敗，放棄該S模式代碼值。
[0030] 數(shù)據(jù)譯碼和置信度判定之后，要對數(shù)據(jù)進(jìn)行奇偶校驗(yàn)運(yùn)算，為其后信息的提取和 糾錯提供依據(jù)。譯碼得到的碼值經(jīng)過模2除計(jì)算，模2除計(jì)算是不向上位借位的除法，可以 從信息中提取飛機(jī)的24位地址碼，把計(jì)算得到的地址碼與預(yù)期的飛機(jī)地址相異或，如果在 傳輸中沒有發(fā)生錯誤，結(jié)果將是〇,用以確認(rèn)傳送是否正確，如果正確則輸出結(jié)果，否則進(jìn)入 S模式糾錯電路。在糾錯之后還要判定糾錯是否成功，當(dāng)正確時才輸出結(jié)果，否則丟棄本次 應(yīng)答信息。
[0031] 如圖3所示，所述的糾錯處理包括：（1)統(tǒng)計(jì)S模式代碼值的低置信度比特數(shù)n，判 斷n的個數(shù)是否小于等于5,若判斷結(jié)果為是，則進(jìn)行蠻力糾錯，并在蠻力糾錯完成后判斷 糾錯是否成功，否則，計(jì)算低置信度區(qū)的跨度s; (2)計(jì)算出低置信度區(qū)的跨度s后，判斷s 是否小于等于24,若判斷結(jié)果為是，則進(jìn)行保守糾錯，否則丟棄該S模式代碼值；（3)進(jìn)行保 守糾錯后，判斷糾錯是否成功，若成功，則輸出該S模式代碼值，否則丟棄該S模式代碼值。 所述低置信度區(qū)的跨度s是指低置信度區(qū)的第一個比特數(shù)到最后一個比特數(shù)之間的位數(shù)。
[0032] 在解碼過程中校驗(yàn)到數(shù)據(jù)錯誤時，需要對數(shù)據(jù)進(jìn)行糾錯，所述的S模式解碼采用 蠻力糾錯?ubuggingbyBruteForce)和保守糾錯（DubuggingbyConservative)的方 法。蠻力糾錯針對隨機(jī)錯不超過5個比特的錯誤圖樣，原理是每一個錯誤位置對應(yīng)一個唯 一的校正子，而且把這些單個校正子進(jìn)行異或以后，得到那個錯誤位組合的校正子。如 果已經(jīng)正確完成置信度判定算法，那么信息位里所有可能的錯誤應(yīng)該只出現(xiàn)在低置信度位 上。于是，將所有低置信度位對應(yīng)的校正子都嘗試結(jié)合(把它們異或)，然后接收與錯誤圖樣 (模2除得到的余數(shù)）匹配的那一個組合，把這個組合對應(yīng)的那些低置信度位的碼值取反， 即完成糾錯。保守糾錯是基于滑動窗技術(shù)，針對所有的錯誤都在一個24比特窗內(nèi)的錯誤圖 樣，能解決A/C模式應(yīng)答與之交疊的問題。保守糾錯原理是如果錯誤只出現(xiàn)在信息的最后 24位中，那么模2除得到的余數(shù)就是錯誤圖樣。應(yīng)答信息是一種循環(huán)碼，把它循環(huán)右移不會 改變其特性，如果將錯誤位置都移動到最后24位中，即可對錯誤定位。S模式解碼實(shí)現(xiàn)過程 是先統(tǒng)計(jì)低置信度比特數(shù)，當(dāng)置信度的個數(shù)小于5時，系統(tǒng)進(jìn)入蠻力糾錯，否則進(jìn)入計(jì)算低 置信度區(qū)寬度s的模塊。如果低置信度區(qū)的寬度s小于24,系統(tǒng)進(jìn)行保守糾錯，反之丟棄本 次應(yīng)答。不管是蠻力糾錯還是保持糾錯處理，都要進(jìn)行糾錯成功的判斷，也就是對糾錯后的 應(yīng)答數(shù)據(jù)的重校驗(yàn)，只有校驗(yàn)正確的數(shù)據(jù)才輸出，否則丟棄。
[0033] 綜上所述，本發(fā)明所有的模塊全部在一片可編程門陣列FPGA控制器中完成，充分 利用FPGA控制器高速、高性能、并行處理的特點(diǎn)，提高了雷達(dá)處理的效率；由于舍棄了舍去 FPGA+DSP的方式，不僅節(jié)約成本，而且系統(tǒng)減少了FPGA控制器與DSP處理器之間收發(fā)接口 模塊，結(jié)構(gòu)更加簡單?？傊景l(fā)明的S模式解碼處理全部在FPGA控制器中完成，通過可編 程邏輯電路即可得以實(shí)現(xiàn)，具有結(jié)構(gòu)緊湊，穩(wěn)定性高，處理速度快，實(shí)現(xiàn)靈活等優(yōu)點(diǎn)。
【權(quán)利要求】
1. 一種基于FPGA的S模式二次雷達(dá)解碼器，其特征在于：包括功率相位處理電路，其 輸入端與接收機(jī)的三路中頻信號輸出端相連，其輸出端與脈沖處理電路的輸入端相連，脈 沖處理電路的輸出端分別與S模式解碼電路、二次雷達(dá)常規(guī)模式解碼電路的輸入端相連，S 模式解碼電路、二次雷達(dá)常規(guī)模式解碼電路的輸出端均與點(diǎn)航跡處理器的輸入端相連。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達(dá)解碼器，其特征在于：所述功率 相位處理電路包括用于分別接收接收機(jī)輸出的A中頻、E中頻、Q中頻信號的第一、二、三 數(shù)字下變頻，第一、二、三數(shù)字下變頻的輸出端分別與第一、二、三功率相位產(chǎn)生電路的輸入 端相連，第一功率相位產(chǎn)生電路的輸出端分別與第一反STC補(bǔ)償電路、幅相校正電路的第 二輸入端相連，第二功率相位產(chǎn)生電路的輸出端分別與第二反STC補(bǔ)償電路、幅相校正電 路的第四輸入端相連，第三功率相位產(chǎn)生電路的輸出端分別與第三反STC補(bǔ)償電路、幅相 校正電路的第六輸入端相連，第一、二、三反STC補(bǔ)償電路的輸出端分別與幅相校正電路的 第一、三、五輸入端相連。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達(dá)解碼器，其特征在于：所述S模 式解碼電路包括S模式前導(dǎo)識別電路，其輸入端與脈沖處理電路的第一輸出端相連，其輸 出端與第一副瓣TTC抑制電路的輸入端相連，第一副瓣TTC抑制電路的輸出端與解碼電路 的輸入端相連，解碼電路的輸出端與S模式糾錯電路的輸入端相連，S模式糾錯電路的輸出 端與S模式異步抑制電路的輸入端相連，S模式異步抑制電路的輸出端與S模式代碼裝配 電路的輸入端相連，S模式代碼裝配電路的輸出端與第一原始應(yīng)答報告生成電路的輸入端 相連，第一原始應(yīng)答報告生成電路的輸出端與點(diǎn)航跡處理器的輸入端相連。
4. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達(dá)解碼器，其特征在于：所述二 次雷達(dá)常規(guī)模式解碼電路包括S應(yīng)答濾波電路，其輸入端與脈沖處理電路的第二輸出端相 連，其輸出端與框架識別電路的輸入端相連，框架識別電路的輸出端與第二副瓣TTC抑制 電路的輸入端相連，第二副瓣TTC抑制電路的輸出端與置信度處理電路的輸入端相連，置 信度處理電路的輸出端與交疊脈沖處理電路的輸入端相連，交疊脈沖處理電路的輸出端與 幻影抑制電路的輸入端相連，幻影抑制電路的輸出端與異步抑制電路的輸入端相連，異步 抑制電路的輸出端與代碼裝配電路的輸入端相連，代碼裝配電路的輸出端與第二原始應(yīng)答 報告生成電路的輸入端相連，第二原始應(yīng)答報告生成電路的輸出端與點(diǎn)航跡處理器的輸入 端相連。
5. 根據(jù)權(quán)利要求1所述的基于FPGA的S模式二次雷達(dá)解碼器，其特征在于：所述脈沖 處理電路分別與緩存器FIFO、DPRAM內(nèi)存雙向通訊。
6. 根據(jù)權(quán)利要求2所述的基于FPGA的S模式二次雷達(dá)解碼器，其特征在于：所述幅相 校正電路的第一輸出端分別與鑒相器的第一輸入端、脈沖處理電路的第一輸入端相連，幅 相校正電路的第二輸出端與鑒相器的第二輸入端相連，鑒相器的輸出端與脈沖處理電路的 第二輸入端相連，幅相校正電路的第三輸出端分別與第一噪聲抑制及6dB檢測電路、RSLS 電路的第一輸入端、脈沖處理電路的第四輸入端相連，幅相校正電路的第四輸出端分別與 第二噪聲抑制及6dB檢測電路、RSLS電路的第二輸入端、脈沖處理電路的第六輸入端相連， 幅相校正電路的第五輸出端分別與第三噪聲抑制及6dB檢測電路、RSLS電路的第三輸入 端、脈沖處理電路的第八輸入端相連，第一、二、三噪聲抑制及6dB檢測電路的輸出端分別 與脈沖處理電路的第三、五、九輸入端相連，所述RSLS電路的輸出端與脈沖處理電路的第 七輸入端相連。
7. -種基于FPGA的S模式二次雷達(dá)解碼器的檢驗(yàn)糾錯方法，其特征在于：該方法包括 下列順序的步驟： (1) 在S模式解碼后，將S模式代碼值經(jīng)模2除計(jì)算得到飛機(jī)地址，與內(nèi)部存儲的飛機(jī) 地址進(jìn)行異或； (2) 異或完成后，判斷異或值是否為零，若為零，則說明S模式代碼值正確，輸出該S模 式代碼值至S模式異步抑制電路，否則，進(jìn)行糾錯處理； (3) 在糾錯處理完成后，判斷糾錯是否成功，若判斷結(jié)果為是，則糾正后輸出至S模式 異步抑制電路，否則，說明糾錯失敗，放棄該S模式代碼值。
8. 根據(jù)權(quán)利要求7所述的檢驗(yàn)糾錯方法，其特征在于：所述的糾錯處理包括下列順序 的步驟： (1) 統(tǒng)計(jì)S模式代碼值的低置信度比特數(shù)n，判斷n的個數(shù)是否小于等于5,若判斷結(jié)果 為是，則進(jìn)行蠻力糾錯，并在蠻力糾錯完成后判斷糾錯是否成功，否則，計(jì)算低置信度區(qū)的 跨度s ; (2) 計(jì)算出低置信度區(qū)的跨度s后，判斷s是否小于等于24,若判斷結(jié)果為是，則進(jìn)行 保守糾錯，否則丟棄該S模式代碼值； (3) 進(jìn)行保守糾錯后，判斷糾錯是否成功，若成功，則輸出該S模式代碼值，否則丟棄該 S模式代碼值。
9. 根據(jù)權(quán)利要求8所述的檢驗(yàn)糾錯方法，其特征在于：所述低置信度區(qū)的跨度s是指 低置信度區(qū)的第一個比特數(shù)到最后一個比特數(shù)之間的位數(shù)。
【文檔編號】G01S13/74GK104330774SQ201410646343
【公開日】2015年2月4日 申請日期:2014年11月15日 優(yōu)先權(quán)日:2014年11月15日
【發(fā)明者】李朋, 徐瑾, 王為 申請人:安徽四創(chuàng)電子股份有限公司