合成孔徑雷達實時信號處理裝置制造方法
【專利摘要】本發(fā)明提出了一種合成孔徑雷達實時信號處理裝置，包括：多個轉(zhuǎn)置緩存節(jié)點；至少一個處理節(jié)點，每個處理節(jié)點與兩個轉(zhuǎn)置緩存節(jié)點相連，用于處理雷達信號；控制節(jié)點，與至少一個處理節(jié)點相連，用于實現(xiàn)對至少一個處理節(jié)點的控制和狀態(tài)監(jiān)控；時鐘模塊，用于為至少一個處理節(jié)點和控制節(jié)點提供多路時鐘；多個電源模塊，用于為合成孔徑雷達實時信號處理裝置提供多種電源；復(fù)位模塊，用于控制至少一個處理節(jié)點和控制節(jié)點進行復(fù)位；以及看門狗模塊，用于監(jiān)控控制節(jié)點和至少一個處理節(jié)點的工作狀態(tài)。本發(fā)明的裝置，具有換存量大、實時性高、運算能力高的特點。
【專利說明】合成孔徑雷達實時信號處理裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及雷達信號處理【技術(shù)領(lǐng)域】，尤其涉及一種合成孔徑雷達實時信號處理裝置。
【背景技術(shù)】
[0002]合成孔徑雷達技術(shù)經(jīng)過多年的發(fā)展，已經(jīng)趨于成熟。由于其具有全天候、全天時、遠距離、寬廣觀測帶等的特點，使之在航空、航天、國防等領(lǐng)域有著廣泛的應(yīng)用。合成孔徑雷達信號處理算法復(fù)雜、運算密集，要求雷達信號處理系統(tǒng)具備強大的處理能力和高速的數(shù)據(jù)傳輸能力。目前大多數(shù)雷達信號實時處理板卡緩存量小、實時性差、運算能力低，難以滿足合成孔徑雷達的實時信號處理要求。

【發(fā)明內(nèi)容】

[0003]本發(fā)明旨在至少在一定程度上解決相關(guān)技術(shù)中的技術(shù)問題之一。
[0004]為此，本發(fā)明的第一個目的在于提出一種緩存能力大、運算能力強、實時性強的合成孔徑雷達實時信號處理裝置。
[0005]為了實現(xiàn)上述目的，本發(fā)明的實施例中提出一種合成孔徑雷達實時信號處理裝置，包括:多個轉(zhuǎn)置緩存節(jié)點；至少一個處理節(jié)點，每個所述處理節(jié)點與兩個所述轉(zhuǎn)置緩存節(jié)點相連，用于處理實時的雷達信號；控制節(jié)點，所述控制節(jié)點與所述至少一個處理節(jié)點相連，用于實現(xiàn)對所述至少一個處理節(jié)點的控制和狀態(tài)監(jiān)控；時鐘模塊，用于為所述至少一個處理節(jié)點和所述控制節(jié)點提供多路時鐘；多個電源模塊，用于為所述合成孔徑雷達實時信號處理裝置提供多種電源；復(fù)位模塊，用于控制所述至少一個處理節(jié)點和所述控制節(jié)點進行復(fù)位；以及看門狗模塊，用于監(jiān)控所述控制節(jié)點和所述至少一個處理節(jié)點的工作狀態(tài)。
[0006]根據(jù)本發(fā)明的合成孔徑雷達實時信號處理裝置，設(shè)置了多個轉(zhuǎn)置緩存節(jié)點，提高了合成孔徑雷達實時信號處理裝置的緩存量，同時采用控制節(jié)點、復(fù)位模塊和看門狗模塊提高了該裝置處理信號的實時性。
[0007]在一些示例中，所述控制節(jié)點具有通信模塊，所述通信模塊用于與外部互聯(lián)。
[0008]在一些示例中，所述至少一個處理節(jié)點采用FPGA來實現(xiàn)。
[0009]在一些示例中，所述控制節(jié)點采用FPGA來實現(xiàn)。
[0010]在一些示例中，所述時鐘模塊還用于對外部輸入至所述合成孔徑雷達實時信號處理裝置的多個時鐘源進行選擇。
[0011]本發(fā)明附加的方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。
【專利附圖】

【附圖說明】
[0012]圖1是根據(jù)本發(fā)明一個實施例的合成孔徑雷達實時信號處理裝置的結(jié)構(gòu)框圖；
[0013]圖2是本發(fā)明一個實施例的合成孔徑雷達實時信號處理裝置的硬件結(jié)構(gòu)圖；[0014]圖3是本發(fā)明一個實施例的單個轉(zhuǎn)置緩存節(jié)點內(nèi)顆粒的拓撲結(jié)構(gòu)圖；和
[0015]圖4是本發(fā)明一個實施例中DDR3SDRAM電路阻抗設(shè)計圖；
[0016]圖5是本發(fā)明一個實施例的時鐘模塊設(shè)計示意圖；
[0017]圖6是本發(fā)明一個實施例的復(fù)位模塊電路原理圖；和
[0018]圖7是本發(fā)明一個實施例的看門狗模塊電路設(shè)計框圖。
【具體實施方式】
[0019]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，旨在用于解釋本發(fā)明，而不能理解為對本發(fā)明的限制。
[0020]圖1是根據(jù)本發(fā)明一個實施例的合成孔徑雷達實時信號處理裝置的結(jié)構(gòu)框圖。本發(fā)明的實施例中提出了一種合成孔徑雷達實時信號處理裝置，包括:多個轉(zhuǎn)置緩存節(jié)點100、至少一個處理節(jié)點200、控制節(jié)點300、時鐘模塊400、多個電源模塊500、復(fù)位模塊600和看門狗模塊700。
[0021]其中，在至少一個處理節(jié)點200中，每個處理節(jié)點與兩個轉(zhuǎn)置緩存節(jié)點100相連，用于處理雷達信號?？刂乒?jié)點300，與至少一個處理節(jié)點200相連，用于實現(xiàn)對至少一個處理節(jié)點200的控制和狀態(tài)監(jiān)控。時鐘模塊400，用于為至少一個處理節(jié)點200和控制節(jié)點300提供多路時鐘。多個電源模塊500，用于為合成孔徑雷達實時信號處理裝置提供多種電源。復(fù)位模塊600，用于控制至少一個處理節(jié)點200和控制節(jié)點300進行復(fù)位?？撮T狗模塊700，用于監(jiān)控控制節(jié)點300和至少一個處理節(jié)點200的工作狀態(tài)。
[0022]具體地，至少一個處理節(jié)點200和控制節(jié)點300均采用FPGA來實現(xiàn)，提高了本發(fā)明的裝置的運算能力?？刂乒?jié)點300還具備通信模塊，該模塊用于與外部互聯(lián)，改善了該裝置的互聯(lián)特性。
[0023]進一步地，在本發(fā)明的一個具體實施例中，采用四個轉(zhuǎn)置緩存節(jié)點、兩個處理節(jié)點、一個控制節(jié)點、時鐘模塊、電源模塊、復(fù)位模塊和看門狗模塊組成了合成孔徑雷達實時信號處理裝置。該裝置支持的通信協(xié)議包括LINK、Aurora、千兆以太網(wǎng)、PCIE、PCI等，結(jié)構(gòu)類型為CPCI標準6U板型。
[0024]在如圖2所示的本發(fā)明一個實施例的合成孔徑雷達實時信號處理裝置的硬件結(jié)構(gòu)圖中，包含:
[0025](1)4個轉(zhuǎn)置緩存節(jié)點，每個轉(zhuǎn)置緩存節(jié)點容量為4GB，包含16個2Gb容量的DDR3SDRAM顆粒，型號為MT41J256M8DA。單個轉(zhuǎn)置緩存節(jié)點內(nèi)顆粒的拓撲結(jié)構(gòu)如圖3所示。在圖3中，將16片內(nèi)存顆粒劃分為4個子模塊，每個子模塊4個顆粒。4個子模塊共享一套地址總線與控制總線，每2個子模塊共享I套數(shù)據(jù)總線。由不同的片選信號來區(qū)分對不同子模塊的訪問，實現(xiàn)存儲深度擴展。每個子模塊內(nèi)部由4個顆粒并行組成32bit的數(shù)據(jù)位寬，各自獨占數(shù)據(jù)線，共享地址總線與控制總線，實現(xiàn)存儲寬度擴展。根據(jù)JEDEC標準中的相關(guān)規(guī)定，DDR3SDRAM的單端走線寬度為4mil，特征阻抗為60ohm，容限10%。根據(jù)以上要求，疊層設(shè)計如圖4所示。
[0026](2)2個處理節(jié)點采用Virtex6高性能FPGA來實現(xiàn)，型號為XC6VLX240T-1FF1759，每片 FPGA 包含 768 個 DSP48E，832 個 18Kb Block RAM，37680 個 slices，720 個自定義 10。每個處理節(jié)點上連接2片DDRI1-SRAM，型號為K7I643682M，容量為72Mb，最高支持330MHz時鐘速率，每片讀寫速率可達2.4GB/s，該芯片用于高速數(shù)據(jù)緩存。另外，每個處理節(jié)點上還連接一片SDR-SRAM，型號為IS61NVP25636A，容量為9Mb，最高支持250MHz時鐘，每片讀寫速率可達lGB/s，該芯片用作處理節(jié)點內(nèi)部MicroBlaze軟核的代碼和數(shù)據(jù)存儲器。每個處理節(jié)點連接兩個轉(zhuǎn)置緩存節(jié)點，每個容量為4GB，連續(xù)讀寫帶寬為3.2GB/s，離散讀寫帶寬為1.6GB/s。兩個處理節(jié)點間使用全雙工LINK協(xié)議連接，最高速傳輸數(shù)據(jù)率可達4.8GBps。處理節(jié)點與該裝置通過LINK和4x Aurora連接與外部裝置互聯(lián)，其中LINK傳輸數(shù)據(jù)率可達4.8GBps, Aurora數(shù)據(jù)傳輸率可達20Gbps。
[0027](3)控制節(jié)點為一片 Virtex5 系列 FPGA，型號為 XC5VLX110T-1FF1156，包含 64個 DSP48E，296 個 18Kb Block RAM，17280 個 slices，680 個自定義 10?？刂乒?jié)點連接 2片NOR型flash，總?cè)萘繛?28MB，可存儲5套配置文件?？刂平狱c連接一片DDR2SDRAM，型號為MT47H256M8HG，容量為2Gb，最高支持333MHz時鐘速率，該芯片用于控制節(jié)點內(nèi)部MicroBlaze軟核的代碼和數(shù)據(jù)存儲器?？刂乒?jié)點通過Ix Aurora連接處理節(jié)點，從而實現(xiàn)對處理節(jié)點的控制和狀態(tài)監(jiān)控。控制節(jié)點支持32bit/66MHz的PCI總線與外部連接，同時支持Genllx PCIE0另外，控制節(jié)點還具有通信模塊，支持千兆以太網(wǎng)互聯(lián)。
[0028](4)時鐘模塊，該模塊為控制節(jié)點和2個處理節(jié)點提供參考基準。對于一個處理節(jié)點而言，連接2個轉(zhuǎn)置緩存節(jié)點需要2個局部時鐘，連接2個DDRI1-SRAM需要2個局部時鐘，連接LINK需要2個局部時鐘，總計共需要6個局部時鐘。同時為了滿足時鐘同源的系統(tǒng)要求，時鐘系統(tǒng)需要能夠?qū)ν獠枯斎胫猎撗b置的多個時鐘源進行選擇?？紤]到設(shè)計的兼容性和擴展性，時鐘的輸入源有3個，分別為CPCI輸入的兩個時鐘和板內(nèi)的獨立晶振。時鐘系統(tǒng)設(shè)計原理如圖5所示。在本發(fā)明的實施例中，1:5的時鐘芯片選用MAXM公司的MAX9387,1:8的時鐘芯片選用國家半導(dǎo)體公司的LMKO1010。
[0029](5)電源模塊，共需要提供0.9V、IV、1.2V、1.8V、2.5V、3V、3.3V七種電平的電源。在本發(fā)明的實施例中，1V、1.`8V、2.5V電源選用LINEAR公司的LTM4616電源芯片。0.9V電源選用TI公司的TPS5110電源芯片。3.3V、1.2V電源選用TI公司的TPS74401電源芯片。
3.0V電源選用LINEAR公司的LT1763cs8電源芯片。電源設(shè)計如表1錯誤！未找到引用源。所示。
[0030]表1電源模塊列表
【權(quán)利要求】
1.一種合成孔徑雷達實時信號處理裝置，其特征在于，包括: 多個轉(zhuǎn)置緩存節(jié)點； 至少一個處理節(jié)點，每個所述處理節(jié)點與兩個所述轉(zhuǎn)置緩存節(jié)點相連，用于處理雷達信號; 控制節(jié)點，所述控制節(jié)點與所述至少一個處理節(jié)點相連，用于實現(xiàn)對所述至少一個處理節(jié)點的控制和狀態(tài)監(jiān)控； 時鐘模塊，用于為所述至少一個處理節(jié)點和所述控制節(jié)點提供多路時鐘； 多個電源模塊，用于為所述合成孔徑雷達實時信號處理裝置提供多種電源； 復(fù)位模塊，用于控制所述至少一個處理節(jié)點和所述控制節(jié)點進行復(fù)位；以及 看門狗模塊，用于監(jiān)控所述控制節(jié)點和所述至少一個處理節(jié)點的工作狀態(tài)。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述控制節(jié)點具有通信模塊，所述通信模塊用于與外部互聯(lián)。
3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述至少一個處理節(jié)點采用FPGA來實現(xiàn)。
4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述控制節(jié)點采用FPGA來實現(xiàn)。
5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述時鐘模塊還用于對外部輸入至所述合成孔徑雷達實時信號處理裝置的多個時鐘源進行選擇。
【文檔編號】G01S13/90GK103869317SQ201410132449
【公開日】2014年6月18日 申請日期:2014年4月2日 優(yōu)先權(quán)日:2014年4月2日
【發(fā)明者】陶青長, 雷磊, 梁志恒 申請人:清華大學(xué)