專利名稱：一種基于cpci總線的高頻地波雷達同步裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于雷達同步技術(shù)領(lǐng)域，尤其涉及一種基于CPCI總線的高頻地波雷達同步裝置。
背景技術(shù)：
高頻地波雷達是一種可以連續(xù)監(jiān)測大面積海域的海洋遙感設(shè)備，它不僅能探測到波浪的定向分布、流速流向、風(fēng)速風(fēng)向等海洋表面動力學(xué)要素，還能探測到海面上低速移動的艦船、低空飛行的飛機等硬目標。與單基地高頻地波雷達相比，雙基地高頻地波雷達由于收發(fā)間隔較遠，接收站不發(fā)射電磁波而具有良好的抗有源干擾能力，而且雷達發(fā)射天線放在海邊地面，接收站可設(shè)在岸基、海島或艦船一類的運動平臺上，便于組網(wǎng)，構(gòu)成多基地雷達。但是雙基地高頻地波雷達除了具有單基地高頻地波雷達的收發(fā)和信號處理功能之外，還必須解決收發(fā)之間的時間同步問題。常用的時間同步方法包括:(1)將發(fā)射站的觸發(fā)脈沖經(jīng)數(shù)傳通道直接送至接收站，其中數(shù)傳通道可以是微波中繼、衛(wèi)星通信、有線傳輸和短波通信等。微波通信由于受視距限制，導(dǎo)致基站站間距離短，雖然采用中繼接力可增加通信距離，但設(shè)備費用增加；衛(wèi)星通信在空間鏈路上的固定時延大約500ms，不適合雷達定時工作的要求；有線通信架設(shè)工程量大，機動性差，只適用于固定基地的雙基地雷達；短波通信的頻帶窄、容量小、碼速低，由于電離層的擾動，通道參數(shù)不穩(wěn)定，誤碼率較高，并且受到各種民用電臺的干擾嚴重。(2 )在接收站利用直達波提取時間同步信息，但該方法只適用于具有時間同步信息的發(fā)射信號。(3)在發(fā)射和接收基地各設(shè)置一個相同的高穩(wěn)定度的時鐘，以時鐘作為時間基準來實現(xiàn)雙基地雷達的時間同步，用作時間基準的時鐘可以是原子鐘或高穩(wěn)定度石英晶體振蕩器。該方法成本昂貴，并且受環(huán)境影響較大
實用新型內(nèi)容
本實用新型的目的是提供一種基于CPCI總線的高頻地波雷達同步裝置，該裝置采用GPS馴服低相噪超高穩(wěn)晶振提供時間頻率標準，可實現(xiàn)單基或多基地高頻地波雷達的高精度同步，且成本低廉。為達到上述目的，本實用新型采用如下技術(shù)方案:一種基于CPCI總線的高頻地波雷達同步裝置，包括:包含PCI橋接芯片的PCI接口電路、包含雙口 RAM模塊的數(shù)據(jù)緩存電路、包含超高穩(wěn)時間頻率標準模塊的GPS接收電路、包含ARM芯片的主控電路和包含F(xiàn)PGA芯片的同步控制電路，其中，PCI接口電路、數(shù)據(jù)緩存電路、GPS接收電路、主控電路均與同步控制電路相連，主控電路還與數(shù)據(jù)緩存電路、GPS接收電路相連。上述PCI橋接芯片的PCI端口與CPCI總線相連，其LOCAL端口與同步控制模塊相連。[0010]上述數(shù)據(jù)緩存電路包括兩片雙口 RAM模塊組成的高速緩存，雙口 RAM模塊兩端口的地址和數(shù)據(jù)總線分別與同步控制電路和主控電路相連。上述GPS接收電路包括超高穩(wěn)時間頻率標準模塊和GPS天線，所述的超高穩(wěn)時間頻率標準模塊不僅輸出UTC和IPPS的時間基準，還提供IOMHz的頻率標準。上述主控電路包括ARM芯片、電平轉(zhuǎn)換芯片和FLASH芯片，ARM芯片地址、數(shù)據(jù)和控制總線與同步控制電路相連，其外擴FLASH存儲器，其UART 口通過電平轉(zhuǎn)換芯片與GPS接收電路相連，其CAN 口與高頻地波雷達頻率合成器相連。ARM的地址、數(shù)據(jù)和控制總線與同步控制模塊相連，其UART端口與GPS接收模塊相連，其CAN端口與雷達頻率合成器相連。上述FPGA芯片內(nèi)部包括PCI時序控制模塊、參數(shù)緩沖模塊、GPS同步模塊和觸發(fā)脈沖信號產(chǎn)生模塊，PCI時序控制模塊與PCI接口電路和數(shù)據(jù)緩存電路均相連，參數(shù)緩沖模塊與主控電路和觸發(fā)脈沖信號產(chǎn)生模塊均相連，GPS同步模塊與GPS接收電路、主控電路和觸發(fā)脈沖產(chǎn)生模塊均相連，觸發(fā)脈沖產(chǎn)生模塊還與主控電路相連。GPS系統(tǒng)具有高精度的時間基準，并且可以隨時隨地的發(fā)布時間基準。目前，GPS接收機不但可以輸出時 間信息，還可以以一定精度輸出代表GPS系統(tǒng)時的秒脈沖信號。如果地面上雙基地雷達的收發(fā)兩站都同步于GPS系統(tǒng)，那么雙基地雷達就可實現(xiàn)時間同步。此時，GPS系統(tǒng)就相當(dāng)于一個高精度標準原子鐘，只不過這個原子鐘不需搬來搬去。本實用新型以主控模塊作為控制核心，由GPS系統(tǒng)馴服低相噪超高穩(wěn)晶振提供時間頻率標準，同時利用同步控制模塊產(chǎn)生一系列的雷達同步控制時序，從而實現(xiàn)單或多基地雷達間的同步。和現(xiàn)有技術(shù)相比，本實用新型具有以下優(yōu)點和積極效果:(I)本實用新型裝置具備標準的CPCI接口，數(shù)據(jù)吞吐量大。(2)本實用新型裝置的同步時序靈活可控，可實現(xiàn)單基或多基地高頻地波雷達的高精度同步，且成本低廉。

圖1為本實用新型的系統(tǒng)框圖；圖2為本實用新型的一種具體實施方式
；圖3為本實用新型的電路示意圖；圖4為本實用新型PCI時序控制模塊的工作示意圖；圖5為本實用新型參數(shù)緩沖模塊、GPS同步模塊和觸發(fā)脈沖信號產(chǎn)生模塊的工作不意意圖；圖6為本實用新型工作流程圖。
具體實施方式
圖1為本實用新型結(jié)構(gòu)框圖，包括包含PCI橋接芯片的PCI接口電路、包含雙口RAM模塊的數(shù)據(jù)緩存電路、包含超高穩(wěn)時間頻率標準模塊的GPS接收電路、包含ARM芯片的用于實現(xiàn)參數(shù)配置和工作狀態(tài)控制的主控電路和包含F(xiàn)PGA芯片的用于實現(xiàn)PCI時序控制和雷達一系列觸發(fā)脈沖信號產(chǎn)生的同步控制電路，其中，PCI接口電路、數(shù)據(jù)緩存電路、GPS接收電路、主控電路均與同步控制電路相連，主控電路還與數(shù)據(jù)緩存電路、GPS接收電路相連。PCI接口模塊主要包括PCI橋接芯片，該PCI橋接芯片的PCI端口與CPCI總線相連，其LOCAL端口與同步控制模塊相連。數(shù)據(jù)緩存模塊主要包括兩片雙口隨機存儲器(RAM)組成的32位高速緩存，雙口 RAM兩端口的地址總線和數(shù)據(jù)總線分別與同步控制模塊和主控模塊相連。GPS接收模塊主要包括超高穩(wěn)時間頻率標準，所述的超高穩(wěn)時間頻率標準不僅通過RS-232接口輸出UTC時間基準，還通過GPS馴服低相噪超高穩(wěn)晶振提供IOMHz信號和其經(jīng)過10000000次分頻得到的IPPS信號。主控模塊主要包括ARM芯片，用于實現(xiàn)參數(shù)配置和工作狀態(tài)控制。同步控制模塊主要為現(xiàn)場可編程邏輯門陣列(FPGA)芯片，進一步包括PCI時序控制模塊、參數(shù)緩存模塊、GPS同步模塊和觸發(fā)脈沖信號產(chǎn)生模塊，PCI時序控制模塊與PCI接口模塊和數(shù)據(jù)緩存模塊均相連，參數(shù)緩存模塊與主控模塊和觸發(fā)脈沖信號產(chǎn)生模塊相連，GPS同步模塊與GPS接收模塊相連、主控模塊和觸發(fā)脈沖信號產(chǎn)生模塊相連。圖2飛為本實用新型的具體實施方式
。見圖2，PCI橋接芯片選用PLX公司的PCI9656芯片，該芯片支持66M、64位PCI總線接口和66M、32位LOCAL總線接口，支持多種數(shù)據(jù)傳輸模式，包括主模式、從屬模式和DMA模式，其中，PCI驅(qū)動編程采用DriverStudio內(nèi)核驅(qū)動編程技術(shù)，基于WDM驅(qū)動編程向?qū)瓿?，使PCI9656支持從屬模式和DMA模式的數(shù)據(jù)傳輸。雙口 RAM選用IDT公司的IDT70V28，兩片雙口 RAM的地址總線互連，組成32位的
高速緩存。超高穩(wěn)時間頻率標準模塊選用北京泰福特電子科技有限公司HJ5434，該超高穩(wěn)時間頻率標準模塊不僅通過RS-232接口輸出UTC時間基準，還通過GPS馴服低相噪超高穩(wěn)晶振提供IOMHz信號和其經(jīng)過10000000次分頻得到的IPPS信號。該超高穩(wěn)時間頻率標準模塊選用低相噪、低漂移·的雙槽恒溫高穩(wěn)晶體振蕩器和高精度授時型GPS接收機，采用寒江泰福所特有的GPS頻率測控技術(shù)對晶體振蕩器的輸出頻率進行精密測量與校準，使GPS馴服晶振的輸出頻率精確同步在GPS系統(tǒng)上，準確度優(yōu)于1E-12。ARM芯片為飛利浦公司的LPC2292型號的ARM芯片，該芯片內(nèi)部有ARM7內(nèi)核，支持多種片上外設(shè)，包括外部存儲器訪問、UART和CAN等。ARM芯片通過電平轉(zhuǎn)換芯片與GPS接收電路相連，本具體實施中所采用的電平轉(zhuǎn)換芯片為LTC1386CS。參見圖3，LPC2292通過地址總線ARMA2-ARMA17、數(shù)據(jù)總線ARMD0-ARMD31與雙口 RAM的右端口相連，用于訪問雙口RAM中的配置參數(shù)；LPC2292通過地址總線ARMA0-ARMA17、數(shù)據(jù)總線ARMD0-ARMD31與FPGA相連，用于配置FPGA內(nèi)部的參數(shù)緩沖模塊，其中參數(shù)包括工作模式參數(shù)、觸發(fā)脈沖參數(shù)等；LPC2292通過UART端口與HJ5434相連，獲取GPS信息，特別是UTC時間基準，用于多站時間同步。FPGA芯片選用Altera公司EP2C35F484，該FPGA芯片包括PCI時序控制模塊、參數(shù)緩沖模塊、GPS同步模塊和觸發(fā)脈沖信號產(chǎn)生模塊。參見圖3，F(xiàn)PGA芯片管腳100-1068與PCI9656的LOCAL端口相連，管腳1069-10116與雙口 RAM的左端口地址總線和數(shù)據(jù)總線相連，用于PCI9656的時序控制；管腳10117-10166與LPC2292的地址總線和數(shù)據(jù)總線相連，用于接收LPC2292的配置參數(shù)；管腳10167與HJ5434的IPPS秒脈沖相連，用于GPS同步。同步控制模塊在FPGA中用硬件描述語言Verilog實現(xiàn)，給系統(tǒng)開發(fā)提供了很大的靈活性。圖4是FPGA芯片內(nèi)部的PCI時序控制模塊的工作示意圖，其中，LCLK為FPGA提供給PCI9656芯片的LOCAL端口的工作時鐘，其通過系統(tǒng)時鐘80M經(jīng)PLL 8分頻得到。當(dāng)工控PC機通過從屬模式或DMA模式傳輸數(shù)據(jù)時，PCI9656芯片產(chǎn)生地址信號LA[17..2]、數(shù)據(jù)信號LD[31..0]、申請訪問LOCAL總線信號LHOLD、總線訪問起始信號ADS、讀寫信號LW/R和總線訪問結(jié)束信號BLAST，PCI時序控制模塊根據(jù)輸入產(chǎn)生申請訪問LOCAL總線有效信號LH0LDA、讀寫完成信號READY、雙口 RAM地址信號DPRAM_ADDR[15..0]、雙口 RAM數(shù)據(jù)信號DPRAM_D[31..0]、雙口 RAM片選信號DPRAM_CS、雙口 RAM讀寫信號DPRAM_WR，將數(shù)據(jù)寫入或讀出雙口 RAM。圖5是FPGA芯片內(nèi)部的參數(shù)緩沖模塊、GPS同步模塊和觸發(fā)脈沖信號產(chǎn)生模塊的工作示意圖。ARM通過地址總線ARMA [8..1]、數(shù)據(jù)總線ARMD [15..0]、片選信號ARMCS、寫信號ARMW配置FPGA內(nèi)部的參數(shù)緩存模塊，其中每個脈沖用四個參數(shù)表示:低脈寬PULSEx_F[15..0]、高脈寬 PULSEx_M[15..0]、低脈寬 PULSEx_E [15..0]和脈沖個數(shù) PULSEx_N[15..0]，x=l…η ;工作模式參數(shù)W0RK_M0DE[2..0]可以表示8種工作模式，包括單基地模式、雙/多基地模式等。觸發(fā)脈沖信號產(chǎn)生模塊根據(jù)工作模式觸發(fā)脈沖，當(dāng)工作模式為單基地模式時，根據(jù)ARM產(chǎn)生的TRIG_EN信號使能觸發(fā)脈沖，忽略GPS同步模塊產(chǎn)生的GPS_SYN_OUT信號；當(dāng)工作模式為雙/多基地模式時，ARM通過UART 口提取GPS UTC時間信息，與上位機設(shè)置的定時時間的前一秒比較，若相等則產(chǎn)生GPS_SYN_IN信號，同時GPS同步模塊接收HJ5434的IPPS秒脈沖，在秒脈沖的上升沿驅(qū)動下，在定時時間產(chǎn)生GPS_SYN_0UT信號，觸發(fā)脈沖產(chǎn)生模塊根據(jù)GPS_SYN_0UT和TRIG_EN信號同時使能觸發(fā)脈沖，這樣保證雙/多基地的時間同步。圖6為本實用新型工作流程圖，整個工作流程可分為以下四個部分:1、工控PC機將波形參數(shù)、工作模式參數(shù)、觸發(fā)脈沖參數(shù)等通過PCI接口電路下載到數(shù)據(jù)緩存模塊中，下載結(jié)束后寫結(jié)束標志。
2、主控電路采用查詢方式檢測下載結(jié)束標志，當(dāng)下載結(jié)束，主控電路將波形參數(shù)通過CAN接口發(fā)送到高頻地波雷達的頻率合成器，將工作模式參數(shù)和觸發(fā)脈沖參數(shù)配置到FPGA內(nèi)部的參數(shù)緩存模塊。頻率合成器接收到相應(yīng)數(shù)據(jù)后,通過CAN接口給反饋信息。3、主控電路接收到反饋信息后,初始化串口，通過中斷的方式接收并解析GPS接收電路輸出的GPS信息，獲取UTC時間信息，并與定時時間比較，產(chǎn)生定時標志。4、同步控制電路檢測工作模式，當(dāng)工作模式為單基地時，忽略定時標志，由工控PC觸發(fā)主控電路產(chǎn)生觸發(fā)使能信號來觸發(fā)脈沖產(chǎn)生；當(dāng)工作模式為雙/多基地時，由定時標志和觸發(fā)使能信號同時觸發(fā)脈沖產(chǎn)生。以上所揭露的僅為本實用新型的較佳實施例而已，當(dāng)然不能以此來限定本實用新型之權(quán)利范圍，因此依本實用新型申請專利范圍所作的等效變化，仍屬于本實用新型的保護范圍。
權(quán)利要求1.一種基于CPCI總線的高頻地波雷達同步裝置，其特征在于，包括: 包含PCI橋接芯片的PCI接口電路、包含雙口 RAM模塊的數(shù)據(jù)緩存電路、包含超高穩(wěn)時間頻率標準模塊的GPS接收電路、包含ARM芯片的主控電路和包含F(xiàn)PGA芯片的同步控制電路，其中，PCI接口電路、數(shù)據(jù)緩存電路、GPS接收電路、主控電路均與同步控制電路相連，主控電路還與數(shù)據(jù)緩存電路、GPS接收電路相連。
2.如權(quán)利要求1所述的基于CPCI總線的高頻地波雷達同步裝置，其特征在于: 所述的PCI橋接芯片的PCI端口與CPCI總線相連，其LOCAL端口與同步控制電路相連。
3.如權(quán)利要求1所述的基于CPCI總線的高頻地波雷達同步裝置，其特征在于: 所述的數(shù)據(jù)緩存電路包括兩片雙口 RAM模塊組成的高速緩存，其兩端口的地址和數(shù)據(jù)總線分別與同步控制電路和主控電路相連。
4.如權(quán)利要求1所述的基于CPCI總線的高頻地波雷達同步裝置，其特征在于 所述的GPS接收電路包括超高穩(wěn)時間頻率標準模塊和GPS天線。
5.如權(quán)利要求1所述的基于CPCI總線的高頻地波雷達同步裝置，其特征在于: 所述的主控電路包括ARM芯片、電平轉(zhuǎn)換芯片和FLASH芯片，ARM芯片地址、數(shù)據(jù)和控制總線均與同步控制電路相連，其外擴FLASH存儲器，其UART 口通過電平轉(zhuǎn)換芯片與GPS接收電路相連，其CAN 口與高頻地波雷達頻率合成器相連。
6.如權(quán)利要求1所述的基于CPCI總線的高頻地波雷達同步裝置，其特征在于: 所述的FPGA芯片內(nèi)部包括PCI時序控制模塊、參數(shù)緩沖模塊、GPS同步模塊和觸發(fā)脈 沖信號產(chǎn)生模塊，PCI時序控制模塊與PCI接口電路和數(shù)據(jù)緩存電路均相連，參數(shù)緩沖模塊與主控電路和觸發(fā)脈沖信號產(chǎn)生模塊均相連，GPS同步模塊與GPS接收電路、主控電路和觸發(fā)脈沖產(chǎn)生模塊均相連，觸發(fā)脈沖產(chǎn)生模塊還與主控電路相連。
專利摘要本實用新型公開了一種基于CPCI總線的高頻地波雷達同步裝置，包含PCI橋接芯片的PCI接口電路、包含雙口RAM模塊的數(shù)據(jù)緩存電路、包含超高穩(wěn)時間頻率標準模塊的GPS接收電路、包含ARM芯片的主控電路和包含F(xiàn)PGA芯片的同步控制電路，其中，PCI接口電路、數(shù)據(jù)緩存電路、GPS接收電路、主控電路均與同步控制電路相連，主控電路還與數(shù)據(jù)緩存電路、GPS接收電路相連。本實用新型具備標準的CPCI接口，同步時序靈活可控，可實現(xiàn)單或多基地雷達高精度、低成本的同步。
文檔編號G01S7/02GK203133272SQ20132013370
公開日2013年8月14日 申請日期2013年3月22日 優(yōu)先權(quán)日2013年3月22日
發(fā)明者萬顯榮, 方亮 申請人:武漢大學(xué)