專利名稱：局部放電數(shù)字信號處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實用新型屬電力檢測系統(tǒng)，具體是局部放電數(shù)字信號處理系統(tǒng)。
背景技術(shù)：
目前本行業(yè)暫無同類裝置。其他行業(yè)的現(xiàn)有類似產(chǎn)品不具有本產(chǎn)品的高速穩(wěn)定特性
實用新型內(nèi)容
本實用新型的目的是提供一種局部放電數(shù)字信號處理系統(tǒng)。本實用新型解決上述技術(shù)問題的技術(shù)方案如下。局部放電數(shù)字信號處理系統(tǒng)由分路器、AD采樣單元、FPGA單元和處理器單元組成分路器后端設(shè)有I、II、III、IV、V、VI、VII、VIII 個接口。AD采樣單元由8個采集通道和時鐘分配器組成8個采集通道分別設(shè)有I、II、III個接口 ；時鐘分配器設(shè)有I、II、III、IV、V、VI、VII、VIII、IX個接口 ；8個采集通道的II接口分別與時鐘分配器的I、II、III、IV、V、VI、VII、VIII接口連接。FPGA單元由FPGA可編程邏輯器件和配置存儲器構(gòu)成FPGA可編程邏輯器件設(shè)有
I、II、III、IV、V、VI、VII、VIII、IX、X、XI個接口 ；FPGA可編程邏輯器件的X接口與配置存儲器連接。處理器單元由數(shù)字信號處理器和千兆以太網(wǎng)端口組成數(shù)字信號處理器設(shè)有I、II個接口 ；數(shù)字信號處理器的II接口與千兆以太網(wǎng)端口連接。各部件的連接分路器的前端連接高頻模擬信號RF信號，其后端的I、II、III、IV、V、VI、VII、VIII接口分別與AD采樣單元的8個采集通道的接口 I連接。AD采樣單元的8個采集通道的接口 III分別通過接口電路與FPGA單元的FPGA可編程邏輯器件的I、II、III、IV、V、VI、VII、VIII的接口連接；時鐘分配器的IX接口與FPGA單元的FPGA可編程邏輯器件的IX接口連接。FPGA單元的FPGA可編程邏輯器件的XI接口與處理器單元的數(shù)字信號處理器的I接口連接。本實用新型的優(yōu)點(diǎn)I.本實用新型通過分路器將輸入信號分擔(dān)到8路采集通道，再應(yīng)用時鐘分配器控制8路通道交叉采集信號，實現(xiàn)用市場可采購的中低速芯片實現(xiàn)GHz級別的高速數(shù)據(jù)采集;2.本實用新型在FPGA可編程邏輯器件中通過軟件實現(xiàn)信號的小波變換，克服了硬件濾波的干擾因素，使數(shù)據(jù)準(zhǔn)確度更高；3.本實用新型直接通過處理器計算局部放電的參數(shù)，并且通過標(biāo)準(zhǔn)千兆以太網(wǎng)接口上傳，軟件可擴(kuò)展性優(yōu)越，可以實現(xiàn)遠(yuǎn)程監(jiān)控功能。

圖I是本實用新型結(jié)構(gòu)示意圖。圖中分路器I、AD采樣單元2、FPGA單元3、處理器單元4、采集通道2_1、采集通道2-2、……、采集通道2-8、時鐘分配器5、FPGA可編程邏輯器件6、配置存儲器7、數(shù)字信號處理器8、千兆以太網(wǎng)端口 9。
具體實施方式
以下通過具體實施方式
，結(jié)合附圖對本發(fā)明作進(jìn)一步說明。本實用新型結(jié)構(gòu)如圖I所示，局部放電數(shù)字信號處理系統(tǒng)由分路器1、AD采樣單元
2、FPGA單元3和處理器單元4組成分路器I 后端設(shè)有 I、II、III、IV、V、VI、VII、VIII 個接口。AD采樣單元2由8個采集通道和時鐘分配器5組成8個采集通道由采集通道2-1、采集通道2-2、……、采集通道2-8構(gòu)成8個采集通道分別設(shè)有I、II、III個接口 ；時鐘分配器5設(shè)有I、II、III、IV、V、VI、VII、VIII、IX個接口；8個采集通道的采集通道2-1、采集通道2-2、……、采集通道2-8的II接口分別分別與時鐘分配器5的I、II、III、IV、V、VI、VII、VIII 接口連接。FPGA單元3由FPGA可編程邏輯器件6和配置存儲器7構(gòu)成FPGA可編程邏輯器件6設(shè)有ι、π、ιπ、ιν、ν、νι、νπ、νιπ、ιχ、χ、χι個接口 ;fpga可編程邏輯器件6的x接口與配置存儲器7連接。處理器單元4由數(shù)字信號處理器8和千兆以太網(wǎng)端口 8組成數(shù)字信號處理器8設(shè)有I、II個接口 ；數(shù)字信號處理器8的II接口與千兆以太網(wǎng)端口 9連接。各部件的連接分路器I的前端連接高頻模擬信號RF信號，其后端的I、II、III、IV、V、VI、VII、VIII接口分別與AD采樣單元2的8個采集通道的采集通道2-1、采集通道2_2、……、采集通道2-8的接口 I連接。AD采樣單元2的8個采集通道采集通道2_1、采集通道2_2、……、采集通道2_8的接口 III分別通過接口電路與FPGA單元3的FPGA可編程邏輯器件6的I、II、III、IV、V、VI、VII、VIII的接口連接；時鐘分配器5的IX接口與FPGA單元3的FPGA可編程邏輯器件6的IX接口連接。FPGA單元3的FPGA可編程邏輯器件6的XI接口與處理器單元4的數(shù)字信號處理器8的I接口連接。本實用新型實施時I.將FPGA可編程邏輯器件6的小波變換程序、配置存儲器7的指令程序以及數(shù)字信號處理器8的處理程序燒入芯片；2.為時鐘分配器5供電，實現(xiàn)8個采集通道的相位分配；3.輸入高頻模擬信號RF信號，通過分路器I分為強(qiáng)度適中的8路完全相同的信號；[0034]4.通過FPGA可編程邏輯器件6帶FPGA信號反饋的時鐘分配器5控制8路采集通道的采集通道2-1、采集通道2-2、……、采集通道2-8的相位，實現(xiàn)信號均分后的數(shù)字采樣；5.各采集通道的采集通道2-1、采集通道2-2、……、采集通道2_8將信號發(fā)送到接口電路轉(zhuǎn)換為符合FPGA可編程邏輯器件6要求的信號類型；6. FPGA可編程邏輯器件6根據(jù)配置存儲器7預(yù)設(shè)的控制指令對數(shù)字信號處理器8的數(shù)字信號進(jìn)行小波變換濾波處理；7.信號提取后由FPGA可編程邏輯器件6傳送到數(shù)字信號處理器8進(jìn)行譜圖識別、
參數(shù)分析等高端應(yīng)用；8.高端應(yīng)用結(jié)果進(jìn)行標(biāo)準(zhǔn)編碼，通過千兆以太網(wǎng)端口 9上傳。
權(quán)利要求1.局部放電數(shù)字信號處理系統(tǒng)，其特征在于，系統(tǒng)由分路器、AD采樣單元、FPGA單元和處理器單元組成 分路器后端設(shè)有I、II、III、IV、V、VI、VII、VIII個接口 ； AD采樣單元由8個采集通道和時鐘分配器組成8個采集通道分別設(shè)有I、II、III個接口 ；時鐘分配器設(shè)有I、II、III、IV、V、VI、VII、VIII、IX個接口 ；8個采集通道的II接口分別與時鐘分配器的I、II、III、IV、V、VI、VII、VIII接口連接； FPGA單元由FPGA可編程邏輯器件和配置存儲器構(gòu)成FPGA可編程邏輯器件設(shè)有I、II、III、IV、V、VI、VII、VIII、IX、X、XI個接口 ；FPGA可編程邏輯器件的X接口與配置存儲器連接； 處理器單元由數(shù)字信號處理器和千兆以太網(wǎng)端口組成數(shù)字信號處理器設(shè)有I、II個接口；數(shù)字信號處理器的II接口與千兆以太網(wǎng)端口連接； 各部件的連接 分路器的前端連接高頻模擬信號RF信號，其后端的I、II、III、IV、V、VI、VII、VIII接口分別與AD采樣單元的8個采集通道的接口 I連接； AD采樣單元的8個采集通道的接口 III分別通過接口電路與FPGA單元的FPGA可編程邏輯器件的I、II、III、IV、V、VI、VII、VIII的接口連接；時鐘分配器的IX接口與FPGA單元的FPGA可編程邏輯器件的IX接口連接； FPGA單元的FPGA可編程邏輯器件的XI接口與處理器單元的數(shù)字信號處理器的I接口連接。
專利摘要本實用新型公開了局部放電數(shù)字信號處理系統(tǒng)，。系統(tǒng)由分路器、AD采樣單元、FPGA單元和處理器單元組成。AD采樣單元由8個采集通道和時鐘分配器組成，F(xiàn)PGA單元由FPGA可編程邏輯器件和配置存儲器構(gòu)成，處理器單元由數(shù)字信號處理器和千兆以太網(wǎng)端口組成。本實用新型的優(yōu)點(diǎn)是實現(xiàn)用市場可采購的中低速芯片實現(xiàn)GHz級別的高速數(shù)據(jù)采集，使數(shù)據(jù)準(zhǔn)確度更高，可以實現(xiàn)遠(yuǎn)程監(jiān)控功能。
文檔編號G01R31/12GK202583803SQ20122024857
公開日2012年12月5日 申請日期2012年5月30日 優(yōu)先權(quán)日2012年5月30日
發(fā)明者郭麗娟, 呂澤承, 鄧雨榮, 張煒, 趙勇 申請人:廣西電網(wǎng)公司電力科學(xué)研究院, 寧波理工監(jiān)測科技股份有限公司