專利名稱：基于平均值浮動量的三維ip核的測試封裝掃描鏈平衡方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，屬于SoC測試領(lǐng)域。
背景技術(shù)：
隨著集成電路規(guī)模的增大，其特征尺寸不斷減小，但是互連線尺寸，尤其是全局互連線尺寸卻沒有同比例縮小。因此，集成芯片在傳統(tǒng)二維環(huán)境下顯得越來越擁擠，并且線上時延占總時延的比例快速增加，線上功耗急劇增加，成為限 制芯片性能提高的瓶頸。在這種背景下，產(chǎn)生了三維集成電路。所謂三維集成電路(Three-dimensional integratedcircuit, 3D IC)，是指在現(xiàn)有的二維平面芯片的基礎(chǔ)上，將不同的器件層在Z軸方向上堆疊起來，實現(xiàn)三維的集成。三維集成電路通過將平面器件擴展到三維空間，有效縮短了平均互連線長度，降低信號延遲，使芯片整體性能得到顯著提升；互連線上的功耗與電容顯著降低；多層器件重疊的結(jié)構(gòu)成倍提高了芯片的集成度；由于每一器件層可以采用不同的技術(shù)，使得多種器件如傳感器、MEMS等功能器件和DSP、CPU、存儲器、模擬前端、射頻前端、混合信號等集成電路集成在一起，芯片系統(tǒng)的功能更為強大[I]。在目前對三維SoC集成工藝的研究中，穿透娃通孔(Through-Silicon Via, TSV)技術(shù)被公認(rèn)是成本、功能、性能和功耗的最優(yōu)組合，是最有發(fā)展?jié)摿Φ囊环N垂直連接技術(shù)。因此基于TSV結(jié)構(gòu)的三維集成電路得到了工業(yè)界和學(xué)術(shù)界的普遍關(guān)注。集成電路領(lǐng)域另一個廣泛接受的思想就是IP(Intellectual Property)復(fù)用。所謂IP復(fù)用，就是將經(jīng)過預(yù)先設(shè)計和驗證、并可重復(fù)使用的IP模塊直接應(yīng)用于芯片系統(tǒng)的集成。這種方法使得系統(tǒng)集成人員不必將大量精力用于模塊實現(xiàn)，可以更多地考慮系統(tǒng)結(jié)構(gòu)，從而縮短設(shè)計周期，降低芯片成本。因此基于IP復(fù)用思想的系統(tǒng)芯片(System-on-a-Chip,SoC)技術(shù)在各種電子設(shè)備中得到了廣泛的應(yīng)用。綜合考慮三維集成電路在集成度和電路性能方面的優(yōu)越性，以及IP復(fù)用思想在設(shè)計效率方面的顯著優(yōu)勢，將兩者結(jié)合形成的基于IP復(fù)用的三維集成電路，即三維SoC必將由于其體積小、功能強大、性能可靠、設(shè)計效率高而成為下一代集成電路的發(fā)展趨勢[2]。從目前傳統(tǒng)SoC在各種電子設(shè)備中的應(yīng)用情況可以預(yù)見，三維SoC必將由于其出色的集成度與完善的系統(tǒng)性能，成為提高移動通信、互連網(wǎng)絡(luò)、高速計算、工業(yè)生產(chǎn)控制、軍用武器、航天系統(tǒng)性能的核心器件，成為一種具有國家戰(zhàn)略意義的實用技術(shù)。眾所周知，集成電路的設(shè)計和制造是一項復(fù)雜的工程。在制造過程中，芯片會出現(xiàn)各種缺陷，如寄生晶體管效應(yīng)、氧化層穿透、體缺陷、表面缺陷、電遷移現(xiàn)象以及封裝故障等，這些缺陷都將導(dǎo)致芯片上的故障，必須通過測試將有故障的芯片剔除。同時，測試的作用不僅僅局限于判斷芯片是否合格，還可以提供關(guān)于制造過程的有用信息，有助于提高成品率；可以提供有關(guān)設(shè)計方案薄弱環(huán)節(jié)的信息，有助于檢測出設(shè)計方面的問題。因此，在三維SoC從概念走向?qū)嵱玫倪^程中，完善的測試?yán)碚?、方法和有效的可測性設(shè)計工具是不可或缺的重要條件。本項目將對三維SoC的可測性設(shè)計方法、測試訪問機制和測試流程算法進行研究，為三維SoC的設(shè)計應(yīng)用提供相應(yīng)的可測性設(shè)計方案，具有重要的現(xiàn)實意義。目前三維SoC相關(guān)課題的研究工作已經(jīng)起步，例如在三維SoC的互連線模型[3]、熱模型[4]、布局算法[5] [6]等方面已經(jīng)取得了一些成果，并且其制造技術(shù)得到了快速發(fā)展。早在2007年，IBM就宣布其在三維集成工藝上實現(xiàn)突破性進展。但對于三維SoC的測試方法學(xué)術(shù)界還處于探索階段，對三維SoC可測性問題的理解還不完善，對其測試方法的研究剛剛起步，相應(yīng)的EDA測試工具還有待開發(fā)。測試問題已經(jīng)成為制約三維SoC應(yīng)用的首要問題，如何在測試成本允許的條件下保證三維SoC成品率已成為三維SoC技術(shù)領(lǐng)域亟待解決的問題[7]。
在對二維SoC的測試問題的研究中，為了解決測試信息傳遞的問題，IEEE組織專門出臺了適用于IP核測試封裝設(shè)計的IEEE1500標(biāo)準(zhǔn)[8];為了減少SoC的測試數(shù)據(jù)量，降低測試成本，研究人員提出了多種測試數(shù)據(jù)壓縮算法[9] [10];為了縮短測試時間、優(yōu)化測試方案，研究者與系統(tǒng)設(shè)計人員陸續(xù)提出了多種SoC測試訪問機制(Test AccessMechanism, TAM)結(jié)構(gòu)與測試調(diào)度方案,并且被廣泛應(yīng)用于當(dāng)前SoC的設(shè)計與制造過程,取得了可觀的經(jīng)濟效益與學(xué)術(shù)價值[11 14]。我國的科研工作者在此領(lǐng)域也表現(xiàn)出相當(dāng)?shù)臒崆?，例如中科院計算所的李曉維研究員及其課題組針對數(shù)字集成電路的測試技術(shù)開展了非常深入細致的研究，并且取得了一大批高水平的研究成果[15 17];合肥工業(yè)大學(xué)的梁華國教授就測試數(shù)據(jù)壓縮、測試結(jié)構(gòu)設(shè)計等問題進行了頗有建樹的研究[18 19];桿林電子科技大學(xué)的許川佩教授采用量子算法對SoC測試規(guī)劃進行研究[20];此外，東南大學(xué)、電子科技大學(xué)、浙江大學(xué)、清華大學(xué)等單位都在該領(lǐng)域開展了相關(guān)研究工作，并取得了一批創(chuàng)造性的研究成果[21 24]。申請人在前期的研究工作中，也對二維SoC的測試相關(guān)問題進行了研究，提出了基于變游程編碼的測試壓縮算法[25]、并行測試封裝設(shè)計[26]以及基于Two-stage GA的SoC測試調(diào)度算法[27]，取得了不錯的效果?？梢哉f，現(xiàn)有的測試手段已經(jīng)較好地解決了二維SoC的測試問題。針對二維SoC的測試封裝掃描鏈平衡問題作如下說明SoC的測試結(jié)構(gòu)通常由三個部分構(gòu)成測試訪問機制(Test Access Mechanism, TAM)、測試封裝(Test Wrapper)、測試調(diào)度(Test Scheduling)機制。測試訪問機制提供了 IP核測試端口與芯片引腳之間的測試信息傳輸通道，測試封裝是IP核與TAM之間的標(biāo)準(zhǔn)化接口，測試調(diào)度機制決定了 IP核測試的先后順序，以實現(xiàn)測試效率的最大化。在SoC的測試過程中，無論測試訪問機制、測試封裝及測試調(diào)度機制如何工作，SoC測試最終都需要落實到對單個IP核測試。因此如果每個IP核的測試時間都相應(yīng)有所縮短，則整個SoC的測試時間必定縮短。從本質(zhì)上分析，三維SoC是多個二維電路的堆疊，因此在對其測試問題的考慮中，單層電路的故障模型和測試數(shù)據(jù)生成方法仍然可以沿用二維SoC測試技術(shù)中的研究成果。然而與傳統(tǒng)的二維SoC芯片相比，三維SoC由于結(jié)構(gòu)上的特殊性，其可測性設(shè)計、測試訪問方式和測試流程設(shè)計均有其特殊性，很多現(xiàn)有的方法已不再適用。對此已經(jīng)有科研人員開始進行探索性地研究。為解決三維集成電路可測性的問題，文獻[28]用遺傳算法和整數(shù)線性規(guī)劃方法進行了三維集成電路中掃描鏈的設(shè)計，但未給出IP核測試封裝方法。文獻[29]首次就三維SoC的測試訪問機制設(shè)計問題進行研究,在穿透娃通孔(Through-Silicon Via, TSV)數(shù)量約束的條件下用ILP方法對測試調(diào)度問題求解；考慮到三維SoC的散熱需求，文獻[30]提出了一種功耗約束條件下的三維SoC測試調(diào)度方法；為提高芯片的成品率，文獻[31]研究了在D2W(Die-to_Wafer)綁定、D2D (Die-to-Die)綁定技術(shù)條件下的三維SoC測試調(diào)度方法；為了降低TAM布線面積，文獻[32]創(chuàng)造性地提出了一種綁定前(Pre-bond)和綁定后(Post-bond)測試可共用部分測試資源的三維SoC測試結(jié)構(gòu)優(yōu)化方法。文獻[33]為了降低測試時間，提出了三維SoC測試流程優(yōu)化的方法。為了驗證所提出方法的有效性，文獻 [33]均在ITC’ 02SoC標(biāo)準(zhǔn)集上進行了仿真實驗，取得了一定的效果。然而在測試訪問機制的設(shè)計中，上述成果都沿用了二維SoC測試中測試結(jié)構(gòu)設(shè)計思路為整個SoC設(shè)計測試訪問機制，每個IP核分配到相應(yīng)數(shù)量的測試總線，采用統(tǒng)一的測試調(diào)度控制器實現(xiàn)對分布于各器件層的IP核的測試控制。這種結(jié)構(gòu)比較直觀，但是在測試總線寬度固定的情況下，分配到各個IP核的測試總線比較少，每個IP核的測試 時間相對較長，測試效率很難從根本上提高。申請人前期的研究中，也曾對此問題進行過深入探討，然而通過實驗工作發(fā)現(xiàn)，采用這種“集中式”的測試控制方式，不僅測試效率難以從根本上提高，而且在實驗過程中，由于三維SoC的高集成度與高復(fù)雜性，在算法求解過程中，存在解空間過大、尋優(yōu)困難，且時間長的問題。測試封裝掃描鏈平衡方面，Lewis等人針對用BFD方法和KLP算法相結(jié)合，針對pre-bond和post-bond的路徑復(fù)用問題開展了深入的研究[31]。作為三維芯片制造商和設(shè)計人員所關(guān)注的一個熱點，各類研究分別在不同的背景下進行。文獻[32] [33]提出的方法主要用于在3D芯片設(shè)計過程中，集成之前進行規(guī)劃，而大多數(shù)情況下我們需要對設(shè)計完成后的芯片進行測試；Brandon Noia等人根據(jù)胖封裝和瘦封裝的不同情況[34-36]，分別進行測試封裝的掃描鏈平衡設(shè)計。為提高芯片的成品率，文獻[37]為了降低測試時間，提出了三維SoC測試流程優(yōu)化的方法。此外，TSV數(shù)量的限制、測試功耗、測試時間都是測試封裝掃描鏈平衡過程中需要考慮的重要因素。而我們知道，pre-bond和好片測試(Known-good-die Test, KGD)的情況下,掃描鏈?zhǔn)莾H存在于一個層的，而在將這些單層IP核集成為3D結(jié)構(gòu)以后，掃描鏈也應(yīng)該在同一層中。經(jīng)過和國外頂尖級研究機構(gòu)的學(xué)者進行的探討，在短期內(nèi)，三維IP核的掃描鏈僅限于在同一層內(nèi)，從制造工藝上，還無法實現(xiàn)掃描鏈穿過不同的層之間的情況。也就是說，雖然三維IP核是一個處在多個層次上的IP核，但是其掃描鏈還是局限在一層以內(nèi)。從概念上講，這相當(dāng)于是處于機粒度和細粒度之間的一種情況。[I]K. Banerjee et al. . 3-D ICs a novel chip design for improvingdeep-submicrometer interconnect performance and systems-on-chip integration.Proceedings of the IEEE. 2001,89 (5) :602-633;[2] R. Weerasekera et al. . Extending systems-on-chip to the thirddimension performance, cost and technological tradeoffs. Proceedings of the2007 IEEE/ACM international conference on Computer-aided design. San Jose,California. 2007:212-219 ；[3]James ff. Joyner,Payman Zarkesh-Ha, James D.Meindl. Global InterconnectDesign in a Three-Dimensional System-on-a-Chip. IEEE Transactions on very largescale integration systems. 2004,12(4) :367-372;
[4]Wen-Shi Li. 3D-SoC Thermal Design Optimization and ANSYS Simulation.Proceedings of the 8th international conference on Solid-State and IntegratedCircuit Technology. 2006 :1465-1467 ；[5]B. Goplen, S. Sapatnekar. Placement of 3D ICs with Thermal andInterlayer via Considerations. Proceedings of the 2007 Design Automationconference. 2007 :626-631 ；[6] Haixia Yan, Qiang Zhou, Xianlong Hong, Zhuoyuan Li.EfficientHierarchical Algorithm for Mixed Mode Placement in Three Dimensional IntegratedCircuit Chip Designs. Tsinghua Science & Techno logy. 2009,14(2) :161-169;[7]Hslen_Hsin S. Lee, Krishnendu Chakrabarty. Test Challenges for 3DIntegrated Circuits. IEEE Design & Test of Computers. 2009，26(5) :26-35;[8]IEEE Std. 1500，IEEE Standard Testability Method for EmbeddedCore-Based Integrated Circuits[S]. 2005 ；[9] A. Chandra, K. Chakrabarty. Test Data Compression and DecompressionBased on Internal Scan Chains and Golomb Coding. IEEE Transactions onComputer-Aided Design of Intergrated Circuits and Systems. 2002,21 (6) :715-722;[10]A. Chandra, K. Chakrabarty. Frequency-directed Run-Iength Codes withApplication to System-on—a—chip Test Data Compression. Proceedings of the IEEEVLSI Test Symposium. Marina del Rey，CA，USA. 2001 :42-47 ;[11]V. Iyengar, K. Chakrabarty, E. J. Marinissen.Test Wrapper and TestAccess Mechanism Co-Optimization for System-on-Chip. Journal of of ElectronicTesting Theory and Applications. 2002，18 (4) :213-230;[12]Q.Xu, N. Nicolici. Resource-constrained system-on-a-chip test asurvey.IEE Proceedings-Computers and digital techniques. 2005，152 (I) :67-81 ；[13] Y. Xia, M. Chrzanowska-Jeske, B. Wang. Core-based SOC Test Schedulingusing Evolutionary Algorithm. Evolutionary Computation. IEEE/ACM InternationalConference on Computer-Aided Design. San Jose，CA，United States. 2003 :1716-1732 ;[14]J. Y. Wuu，Tung-Chieh Chen, Yao-Wen Chang. SoC Test Scheduling usingthe B-Tree Based Floorplanning Technique. Proceedings of IEEE Asia and SouthPacific Design utomation Conference. Shanghai, China. 2005 :1188-1191 ；[15]王飛，胡瑜，李曉維.掃描鏈故障確定性診斷向量生成算法.計算機輔助設(shè)計與圖形學(xué)學(xué)報.2009，21 (I) 6-12 ；[16]李佳，胡瑜，李曉維，王偉.SCANGIN :—種降低掃描測試中動態(tài)功耗的方法.計算機輔助設(shè)計與圖形學(xué)學(xué)報.2006，18 (9) :1391-1396 ；[17]韓銀和，李曉維，徐勇軍，李華偉.應(yīng)用Variable-Tail編碼壓縮的測試資源劃分方法.電子學(xué)報.200) 4，32 (8) :1346-1350 ；[18]歐陽一鳴，楊倩，梁華國.一種基于改進RAS架構(gòu)的SOC測試方法.中國科學(xué)技術(shù)大學(xué)學(xué)報.2009，39 (5) :552-557 ；[19]于靜，梁華國，蔣翠云.基于測試向量壓縮的多核并行測試.計算機輔助設(shè)計與圖形學(xué)學(xué)報 2007,19(2) =210-214 ；[20]許川佩，王征，李智.基于量子進化算法的SoC測試結(jié)構(gòu)優(yōu)化.儀器儀表學(xué)報 2007,28(10) :1792-1799 ；[21]楊軍，羅嵐.基于TCG圖和模擬退火算法的SoC測試調(diào)度.電路與系統(tǒng)學(xué)報.2006，11 (5) 37-43 ；[22]詹瑾瑜，熊光澤.系統(tǒng)級芯片測試調(diào)度最優(yōu)總線指定方法.計算機集成制造系統(tǒng) 2006，12(10) :1693-1697 ；
[23]謝永樂，陳光才、禹，孫秀斌.減少SoC測試時間的測試結(jié)構(gòu)配置與規(guī)劃.儀器儀表學(xué)報 2005，26 (8) =867-870 ；[24]向東，李開偉.低成本的兩極掃描測試結(jié)構(gòu).計算機學(xué)報.2006，29 (5)786-791 ；[25]彭喜元，俞洋.基于變游程編碼的測試數(shù)據(jù)壓縮算法.電子學(xué)報.2007，35(2) :197-201 ；[26]俞洋，彭喜元.基于部分重疊向量的并行測試封裝設(shè)計.儀器儀表學(xué)報 2009，30(SUPPL) : 152-156 ；[27] Y. Yu, X. Y. Peng, Y. Peng. A Test Scheduling Algorithm Based onTwo-Stage GA. 4th International Symposium on Instrumentation Science andTechnology, Journal of Physics Conference Series.2006,48(I) :658-662;[28]Xiaoxia Wu, Paul Falkenstern, Krishnendu Chakrabarty, Yuan Xie.Scan-Chain Design and Optimization for Three-Dimensional Integrated Circuits.ACM Journal on Emerging Technologies in Computing System. 2009,5(2) :1-26;[29]Xiaoxia Wu, Yibo Chen, Krishnendu Chakrabarty, Yuan Xie. Test-AccessMechanism Optimization for Core-Based Three-Dimensional SOCs. Proceedings ofIEEE international conference on computer design. 2008 :212-218 ；[30]Unni Chandran, Dan Zhao. Thermal Driven Test access Routing inHyper-interconnected Three-Dimensional System-on-Chip. Proceedings of 24th IEEEInternational Symposium on Defect and Fault Tolerance in VLSI Systems. 2009 410-418 ；[31]D L Lewis, S Panth, X Zhao, S K Lim，H-H S Lee. Designing 3D TestWrappers for Pre-bond and Post-bond Test of 3D Embedded Cores. 2011 ；[32]S K Roy, C Giri, S Ghosh and H Rahaman. Wrapper Design of EmbeddedCores for Three Dimensional System-on-Chips(SoC)using available TSVs.IEEEComputer Society Annual Symposium on VLSI. 2011 :31-36 ；[33] S K Roy, S Ghosh, H Rahaman, and C Giri. Test Wrapper Design for3D System-on-Chip Using Optimized Number of TSVs. in IEEE Intl. Symposium onElectronic System Design，Orissa，Bhubaneswar, India，December 2010 ；[34]B Noia，K Chakrabarty, and E J Marinissen. Optimization Methodsfor Post-bond Die-internal/external Testing in 3D Stacked ICs. Proc. of IEEEInternational Test Conf. , Austin, TX, 2011, pp. 1-9 ；
[35]B Noia, S K Goel, K Chakrabarty, E J Marinissen and J Verbree,Test-Architecture Optimization for TSV-Based 3D Stacked ICs. Proc. of IEEEEuropean Test Symp. , Praha,2010, pp.24-29 ；[36]B Noia, K Chakrabarty, S K Goel, E J Marinissen and J Verbree,Test-Architecture Optimization and Test Scheduling for TSV-Based 3-D StackedICs. IEEE Trans, on Computer-Aided Design ofIntegrated Circuits and Systems,vol. 30，no. 11，pp.1705-1718,2011 ；[37]B Noia, K Chakrabarty, E J Marinissen. Optimization Methods forPost-Bond Die-Internal/External Testing in 3D Stacked ICs. Proceedings ofInternational Test Conference. 2010 :1-9。

發(fā)明內(nèi)容
本發(fā)明目的是為了解決現(xiàn)有三維IP核的測試封裝掃描鏈平衡過程中，存在解空間過大、尋優(yōu)困難，且時間長的問題，提供了一種基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法。本發(fā)明所述基于平均值浮動量的三維IP核的測試封裝平衡方法，所述三維IP核共有m層結(jié)構(gòu)，m層中掃描鏈的數(shù)量共為n條，該方法包括以下步驟步驟一、按照平均值浮動量的初始化方法來獲取平均值浮動量a ；步驟ニ、采用基本方法進行測試封裝掃描鏈平衡，并判斷是否能得到優(yōu)化解，如果可以得到優(yōu)化解，執(zhí)行步驟五，如果無法得到優(yōu)化解，執(zhí)行步驟三，步驟三、采用改進方法進行測試封裝掃描鏈平衡，并判斷是否能得到優(yōu)化解，如果可以得到優(yōu)化解，執(zhí)行步驟五，如果無法得到優(yōu)化解，執(zhí)行步驟四，步驟四、平均值浮動量a的值加1，返回執(zhí)行步驟ニ ；步驟五、根據(jù)優(yōu)化解計算所使用TSV數(shù)量，完成三維IP核的測試封裝掃描鏈平衡，其中，TSV為穿透硅通孔。步驟一中平均值浮動量a按公式
權(quán)利要求
1.基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，所述三維IP核共有m層結(jié)構(gòu)，m層中掃描鏈的數(shù)量共為η條，其特征在于，該方法包括以下步驟 步驟一、按照平均值浮動量的初始化方法來獲取平均值浮動量α ; 步驟二、采用基本方法進行測試封裝掃描鏈平衡，并判斷是否能得到優(yōu)化解， 如果可以得到優(yōu)化解，執(zhí)行步驟五， 如果無法得到優(yōu)化解，執(zhí)行步驟三， 步驟三、采用改進方法進行測試封裝掃描鏈平衡，并判斷是否能得到優(yōu)化解， 如果可以得到優(yōu)化解，執(zhí)行步驟五， 如果無法得到優(yōu)化解，執(zhí)行步驟四， 步驟四、平均值浮動量α的值加1，返回執(zhí)行步驟二 ； 步驟五、根據(jù)優(yōu)化解計算所使用TSV數(shù)量，完成三維IP核的測試封裝掃描鏈平衡， 其中，TSV為穿透硅通孔。
2.根據(jù)權(quán)利要求I所述基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，其特征在于，步驟一中平均值浮動量α按公式
3.根據(jù)權(quán)利要求2所述基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，其特征在于，步驟二中采用基本方法進行測試封裝掃描鏈平衡，并判斷是否能得到優(yōu)化解的過程為 步驟2-1、建立一個如下表所不的數(shù)據(jù)結(jié)構(gòu)Element,用于表不每一條掃描鏈的信息
4.根據(jù)權(quán)利要求3所述基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，其特征在于，步驟三所述采用改進方法進行測試封裝掃描鏈平衡，并判斷是否能得到優(yōu)化解的過程為 步驟3-1、建立一個如下所示的數(shù)據(jù)結(jié)構(gòu)Element，用于表示每一條掃描鏈的信息，
5.根據(jù)權(quán)利要求3或4所述基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，其特征在于，步驟五中所述根據(jù)優(yōu)化解計算所使用TSV數(shù)量的過程為 步驟5-1、令j = l,NlayjJ.初始化為O ;Nlay,j表示第j條測試封裝掃描鏈串過了的層數(shù)， 步驟5-2、令i = I ; 步驟5-3、判斷第i條掃描鏈Ei所屬三維IP核測試封裝掃描鏈的編號Wi是否為j，若第i條掃描鏈Ei所屬三維IP核測試封裝掃描鏈的編號Wi不為j，令i = i+Ι，返回執(zhí)行步驟5-3， 若第i條掃描鏈Ei所屬三維IP核測試封裝掃描鏈的編號Wi為j，執(zhí)行步驟5-4 ；步驟 5-4、初始化 currentLayer = I, Iaycurrentlayer = O ； 步驟5-5、判斷Ei所在的層數(shù)Li是否為currentLayer,若為 currentLayer, Iaycurrentlayer = I,執(zhí)行步驟 5-6, 若不為 currentLayer, currentLayer = currentLayer+Ι,返回執(zhí)行步驟 5-5 ； 即執(zhí)行以下公式
全文摘要
基于平均值浮動量的三維IP核的測試封裝掃描鏈平衡方法，屬于SoC測試領(lǐng)域，本發(fā)明為解決現(xiàn)有三維IP核的測試封裝掃描鏈平衡過程中，存在解空間過大、尋優(yōu)困難，且時間長的問題。本發(fā)明所述三維IP核共有m層結(jié)構(gòu)，n條掃描鏈，該方法包括一、按照平均值浮動量的初始化方法來獲取平均值浮動量α；二、采用基本方法進行測試封裝掃描鏈平衡，判斷是否得到優(yōu)化解，得到優(yōu)化解，執(zhí)行五，沒得到優(yōu)化解，執(zhí)行三；三、采用改進方法進行測試封裝掃描鏈平衡，判斷是否得到優(yōu)化解，得到優(yōu)化解，執(zhí)行五，沒得到優(yōu)化解，執(zhí)行四；四、平均值浮動量α的值加1，返回執(zhí)行二；五、根據(jù)優(yōu)化解計算所使用TSV數(shù)量，完成三維IP核的測試封裝掃描鏈平衡。
文檔編號G01R31/3185GK102768337SQ20121027897
公開日2012年11月7日 申請日期2012年8月7日 優(yōu)先權(quán)日2012年8月7日
發(fā)明者俞洋, 彭喜元, 彭宇, 王帥, 鄧立寶, 陳誠 申請人:哈爾濱工業(yè)大學(xué)