專利名稱：集成電路測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種集成電路測(cè)試方法，特別是涉及ー種模擬和數(shù)?；旌霞呻娐窚y(cè)試。
背景技術(shù)：
現(xiàn)今，隨著芯片設(shè)計(jì)水平的不斷提高和加工エ藝的日趨完善，單芯片的管腳數(shù)越來越多，功能也越來越復(fù)雜。這就給測(cè)試工程師提出了新的難題面對(duì)功能如此復(fù)雜的芯片，怎樣才能編寫出全面、有效，且基本覆蓋芯片大多數(shù)功能的測(cè)試圖形文件呢？而且在編寫完成后，文件的錄入也將是一件繁瑣的工作。因此，迫切需要在電子設(shè)計(jì)自動(dòng)化(EDA)エ具與自動(dòng)測(cè)試設(shè)備(ATE)平臺(tái)之間進(jìn)行靈活轉(zhuǎn)換的方法。 VCD文件是改值轉(zhuǎn)儲(chǔ)(Value Change Dump)的簡(jiǎn)稱,它是硬件描述語言仿真結(jié)果的標(biāo)準(zhǔn)輸出格式，VCD文件是包含有時(shí)間量程，范圍定義，堆放了的時(shí)間類型和隨著時(shí)間的增加實(shí)際值的改變等信息的ASCII文件。正是因?yàn)樗诵盘?hào)的變化信息，就相當(dāng)于記錄了整個(gè)仿真的信息。我們可以這個(gè)文件來再現(xiàn)仿真，正可以作為EDA與ATE之間交流的橋梁文件使用。然而現(xiàn)有的數(shù)字電路的測(cè)試方案，因處理不了模擬電路和數(shù)?；旌想娐沸酒木w管級(jí)網(wǎng)表，從而無法生成測(cè)試所需的VCD文件，搭建不了 EDA軟件和ATE測(cè)試平臺(tái)之間的橋梁。現(xiàn)有技術(shù)，如附圖I所示，是數(shù)字集成電路的通用設(shè)計(jì)流程。首先是設(shè)計(jì)輸入，以Verilog語言的形式形成電路文件，輸入的文件經(jīng)過編譯后，可以形成對(duì)電路邏輯模型的標(biāo)準(zhǔn)描述。第二歩，邏輯仿真，是對(duì)如上形成的邏輯描述加入輸入測(cè)試信號(hào)，檢查輸出信號(hào)是否滿足設(shè)計(jì)要求，在此沒有考慮任何時(shí)間關(guān)系，只是檢測(cè)邏輯是否有錯(cuò)。采用綜合出的電路結(jié)構(gòu)，對(duì)每個(gè)邏輯単元添加上對(duì)應(yīng)的時(shí)間延遲信息。在此基礎(chǔ)上進(jìn)行前仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤。第三歩，布局布線，對(duì)于通過前仿真的電路系統(tǒng)，從全局到局部，進(jìn)行每個(gè)單元的定位以及相關(guān)的連線安排，根據(jù)連線的具體長(zhǎng)度和負(fù)載程度，提取每ー根連線的電阻/電容參數(shù)，得到相應(yīng)的時(shí)間延遲信息。第四步，版圖驗(yàn)證，也即進(jìn)行設(shè)計(jì)規(guī)則檢查(DRC)和版圖電路圖比對(duì)(LVS)，然后進(jìn)行寄生參數(shù)的提取，將提取的連線參數(shù)代入到電路中，在此基礎(chǔ)上進(jìn)行后仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤。在前仿真和后仿真的環(huán)節(jié)，產(chǎn)生VCD文件，從而用來測(cè)試。上述數(shù)字集成電路的測(cè)試技術(shù)方案，在應(yīng)對(duì)模擬電路和數(shù)?；旌想娐窚y(cè)試時(shí)，因處理不了晶體管級(jí)的網(wǎng)表，從而無法生成測(cè)試所需的VCD文件，很難搭建EDA軟件和ATE測(cè)試平臺(tái)之間的橋梁。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于解決在模擬和數(shù)?；旌闲酒瑴y(cè)試吋，如何把模擬設(shè)計(jì)和數(shù)?；旌显O(shè)計(jì)中的SPICE網(wǎng)表轉(zhuǎn)換成VCD格式的文件，從而直接用于ATE自動(dòng)測(cè)試設(shè)備的芯片測(cè)試。為此，本發(fā)明提供了ー種集成電路測(cè)試方法，包括設(shè)計(jì)指標(biāo)參數(shù)確定、電路圖輸入、前仿真、版圖設(shè)計(jì)、版圖驗(yàn)證&寄生參數(shù)提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶體管級(jí)SPICE網(wǎng)表，該晶體管級(jí)SPICE網(wǎng)表能轉(zhuǎn)換為自動(dòng)測(cè)試平臺(tái)所需文件。其中，晶體管級(jí)SPICE網(wǎng)表首先轉(zhuǎn)換為FSDB文件，然后將FSDB文件轉(zhuǎn)換為V⑶文件，最后將VCD文件轉(zhuǎn)換為自動(dòng)測(cè)試平臺(tái)所需文件格式。其中，使用Nanosim或VCS的EDA軟件將晶體管級(jí)SPICE網(wǎng)表轉(zhuǎn)換為FSDB文件。其中，在Linux平臺(tái)的terminal中鍵入命令“fsdb2vcd”，將FSDB文件轉(zhuǎn)換為VCD文件。其中，使用Vcdto93K Edition軟件將VCD文件轉(zhuǎn)換成測(cè)試平臺(tái)所要求的文件格式。其中，自動(dòng)測(cè)試平臺(tái)為安捷倫93000S0C測(cè)試平臺(tái)。其中，自動(dòng)測(cè)試平臺(tái)所需文件 包括端ロ信息、時(shí)序信息以及測(cè)試向量。依照本發(fā)明的集成電路測(cè)試方法，由于采用了晶體管級(jí)SPICE網(wǎng)表，因而可以進(jìn)行模擬電路仿真，突破了集成電路測(cè)試瓶頸，有利于模擬電路設(shè)計(jì)自動(dòng)化。同吋，由于采用了 FSDB文件格式作為中轉(zhuǎn)，將晶體管級(jí)網(wǎng)表轉(zhuǎn)為VCD格式，并進(jìn)ー步轉(zhuǎn)化為測(cè)試平臺(tái)文件格式，可以搭建EDA與ATE之間的平臺(tái)，有利于大規(guī)模模擬和數(shù)?；旌想娐返臏y(cè)試。采用此發(fā)明技術(shù)方案后，可以統(tǒng)一前端模擬設(shè)計(jì)人員和芯片測(cè)試人員對(duì)同一芯片的測(cè)試?yán)砟睿?guī)范芯片的測(cè)試方案。簡(jiǎn)單來說，即前端的設(shè)計(jì)人員在電路、版圖仿真時(shí)所用的激勵(lì)網(wǎng)表，在通過此方案后，可以直接準(zhǔn)確無誤地反映給后端的測(cè)試人員，測(cè)試人員只需把最后生成的V⑶文件導(dǎo)入安捷倫93000S0C測(cè)試平臺(tái)，生成測(cè)試向量，就可以進(jìn)行芯片測(cè)試。這樣做的有益效果如下I.可以極大地縮短芯片測(cè)試人員原有編寫測(cè)試向量的時(shí)間，加快測(cè)試的進(jìn)度；2.可以避免設(shè)計(jì)人員和測(cè)試人員之間的理解偏差，完成無縫對(duì)接。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請(qǐng)獨(dú)立權(quán)利要求的范圍內(nèi)得以滿足。本發(fā)明的實(shí)施例限定在獨(dú)立權(quán)利要求中，具體特征限定在其從屬權(quán)利要求中。


以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中圖I顯示了現(xiàn)有技術(shù)的數(shù)字集成電路設(shè)計(jì)流程圖；以及圖2顯示了依照本發(fā)明的模擬和數(shù)?；旌闲酒瑴y(cè)試設(shè)計(jì)流程圖。
具體實(shí)施例方式以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了模擬和數(shù)?；旌闲酒瑴y(cè)試設(shè)計(jì)方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或エ藝步驟。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或エ藝步驟的空間、次序或?qū)蛹?jí)關(guān)系。以下參照附圖ニ所示，詳細(xì)說明本發(fā)明采用的模擬集成電路設(shè)計(jì)與測(cè)試流程。在模擬電路設(shè)計(jì)部分，和通用的模擬電路設(shè)計(jì)相同，流程是從設(shè)計(jì)指標(biāo)參數(shù)設(shè)定——> 電路圖輸入——> 前仿真——> 版圖設(shè)計(jì)——> 版圖驗(yàn)證&寄生參數(shù)提取——> 后仿真——> 流片。具體地第一歩，設(shè)計(jì)指標(biāo)參數(shù)設(shè)定，也即確定各個(gè)模塊、子模塊的邏輯連接方式、響應(yīng)速度、阻抗等等設(shè)計(jì)指標(biāo)。第二步，電路圖輸入，將晶體管級(jí)的電路圖輸入仿真軟件，進(jìn)行前仿真，加入輸入測(cè)試信號(hào)，檢查輸出信號(hào)是否滿足設(shè)計(jì)要求，在此沒有考慮任何時(shí)間關(guān)系，只是檢測(cè)邏輯是否有錯(cuò)。采用綜合出的電路結(jié)構(gòu)，對(duì)每個(gè)邏輯単元添加上對(duì)應(yīng)的時(shí)間延遲信息。在此基礎(chǔ)上進(jìn)行前仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤。不同于現(xiàn)有技術(shù)的僅能用于數(shù)字電路的門級(jí)網(wǎng)表，本發(fā)明采用的是晶體管級(jí)的SPCIE網(wǎng)表，SPICE仿真時(shí)根據(jù)具體的エ藝庫而修改MODEL、器件寬長(zhǎng)比等具體參數(shù)，因而能特別針對(duì)模擬電路進(jìn)行測(cè)試。第三步，版圖設(shè)計(jì)，也即布局布線，對(duì)于通過前仿真的電路系統(tǒng)，從全局到局部，進(jìn)行每個(gè)單元的定位以及相關(guān)的連線安排，根據(jù)連線的具體長(zhǎng)度和負(fù)載程度，提取每ー根連 線的電阻/電容參數(shù)，得到相應(yīng)的時(shí)間延遲信息。特別是確定模擬電路各個(gè)晶體管級(jí)器件的長(zhǎng)寬比、各個(gè)電極面積、連線布局方式等等，從而確定每個(gè)晶體管的電路響應(yīng)特性。第四步，版圖驗(yàn)證，也即進(jìn)行設(shè)計(jì)規(guī)則檢查(DRC)和版圖電路圖比對(duì)(LVS)，然后進(jìn)行寄生參數(shù)的提取，將提取的連線參數(shù)代入到電路中，在此基礎(chǔ)上進(jìn)行后仿真，檢測(cè)電路是否存在邏輯或時(shí)序錯(cuò)誤。第四步采用的仿真文件與第二步類似，也是晶體管級(jí)的SPICE網(wǎng)表，特別針對(duì)模擬電路進(jìn)行優(yōu)化設(shè)計(jì)。因?yàn)榫w管級(jí)SPICE網(wǎng)表無法直接轉(zhuǎn)換成VCD文件，所以需要轉(zhuǎn)換，在本發(fā)明中，選擇將晶體管級(jí)SPICE網(wǎng)表先轉(zhuǎn)換成快速信號(hào)數(shù)據(jù)庫(FSDB)文件。FSDB文件是思源科技(Spring Soft)公司開發(fā)的ー款仿真軟件Verdi使用一種專用的數(shù)據(jù)格式,類似于V⑶,但是它只提出了仿真過程中信號(hào)的有用信息，除去了 VCD中信息冗余，數(shù)據(jù)量小、提高仿真速度。此過程需要EDA軟件的仿真支持,可以選用Nanosim、VCS等等。然后將FSDB文件轉(zhuǎn)換成V⑶文件，在Linux平臺(tái)的terminal中中鍵入命令“fsdb2vcd”，即可生成V⑶文件。V⑶雖然可以搭建EDA軟件和ATE平臺(tái)之間的橋梁，但是對(duì)于不同的ATE測(cè)試平臺(tái)，還需要具體的轉(zhuǎn)換才能使用。最后，在這里，以安捷倫93000S0C測(cè)試平臺(tái)為例，選用Vcdto93KEdition軟件，可以把VCD文件轉(zhuǎn)換成測(cè)試平臺(tái)所要求的文件格式，這種文件格式包括端ロ信息，時(shí)序信息以及所有具體的測(cè)試向量。轉(zhuǎn)換完成后，便可以對(duì)模擬和數(shù)模混合電路的芯片進(jìn)行ATE的測(cè)試。依照本發(fā)明的集成電路測(cè)試方法，由于采用了晶體管級(jí)SPICE網(wǎng)表，因而可以進(jìn)行模擬電路仿真，突破了集成電路測(cè)試瓶頸，有利于模擬電路設(shè)計(jì)自動(dòng)化。同吋，由于采用了 FSDB文件格式作為中轉(zhuǎn)，將晶體管級(jí)網(wǎng)表轉(zhuǎn)為VCD格式，并進(jìn)ー步轉(zhuǎn)化為測(cè)試平臺(tái)文件格式，可以搭建EDA與ATE之間的平臺(tái)，有利于大規(guī)模模擬和數(shù)模混合電路的測(cè)試。采用此發(fā)明技術(shù)方案后，可以統(tǒng)一前端模擬設(shè)計(jì)人員和芯片測(cè)試人員對(duì)同一芯片的測(cè)試?yán)砟?，?guī)范芯片的測(cè)試方案。簡(jiǎn)單來說，即前端的設(shè)計(jì)人員在電路、版圖仿真時(shí)所用的激勵(lì)網(wǎng)表，在通過此方案后，可以直接準(zhǔn)確無誤地反映給后端的測(cè)試人員，測(cè)試人員只需把最后生成的VCD文件導(dǎo)入安捷倫93000S0C測(cè)試平臺(tái)，生成測(cè)試向量，就可以進(jìn)行芯片測(cè)試。這樣做的有益效果如下I.可以極大地縮短芯片測(cè)試人員原有編寫測(cè)試向量的時(shí)間，加快測(cè)試的進(jìn)度；
2.可以避免設(shè)計(jì)人員和測(cè)試人員之間的理解偏差，完成無縫對(duì)接。盡管已參照ー個(gè)或多個(gè)示例性實(shí)施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對(duì)エ藝流程做出各種合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施 例。
權(quán)利要求
1.ー種集成電路測(cè)試方法，包括設(shè)計(jì)指標(biāo)參數(shù)確定、電路圖輸入、前仿真、版圖設(shè)計(jì)、版圖驗(yàn)證&寄生參數(shù)提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶體管級(jí)SPICE網(wǎng)表，該晶體管級(jí)SPICE網(wǎng)表能轉(zhuǎn)換為自動(dòng)測(cè)試平臺(tái)所需文件。
2.如權(quán)利要求I的方法，其中，晶體管級(jí)SPICE網(wǎng)表首先轉(zhuǎn)換為FSDB文件，然后將FSDB文件轉(zhuǎn)換為VCD文件，最后將VCD文件轉(zhuǎn)換為自動(dòng)測(cè)試平臺(tái)所需文件格式。
3.如權(quán)利要求2的方法，其中，使用Nanosim或VCS的EDA軟件將晶體管級(jí)SPICE網(wǎng)表轉(zhuǎn)換為FSDB文件。
4.如權(quán)利要求2的方法,其中，在Linux平臺(tái)的terminal中鍵入命令“fsdb2vcd”,將FSDB文件轉(zhuǎn)換為V⑶文件。
5.如權(quán)利要求2的方法，其中，使用Vcdto93KEdition軟件將V⑶文件轉(zhuǎn)換成測(cè)試平臺(tái)所要求的文件格式。
6.如權(quán)利要求I的方法，其中，自動(dòng)測(cè)試平臺(tái)為安捷倫93000S0C測(cè)試平臺(tái)。
7.如權(quán)利要求I的方法，其中，自動(dòng)測(cè)試平臺(tái)所需文件包括端ロ信息、時(shí)序信息以及測(cè)試向量。
全文摘要
本發(fā)明提供了一種集成電路測(cè)試方法，包括設(shè)計(jì)指標(biāo)參數(shù)確定、電路圖輸入、前仿真、版圖設(shè)計(jì)、版圖驗(yàn)證&寄生參數(shù)提取、后仿真、流片，其特征在于，前仿真和后仿真使用晶體管級(jí)SPICE網(wǎng)表，該晶體管級(jí)SPICE網(wǎng)表能轉(zhuǎn)換為自動(dòng)測(cè)試平臺(tái)所需文件。本發(fā)明的測(cè)試方法可以極大地縮短芯片測(cè)試人員原有編寫測(cè)試向量的時(shí)間，加快測(cè)試的進(jìn)度；還可以避免設(shè)計(jì)人員和測(cè)試人員之間的理解偏差，完成無縫對(duì)接。
文檔編號(hào)G01R31/3167GK102866349SQ20111018747
公開日2013年1月9日 申請(qǐng)日期2011年7月5日 優(yōu)先權(quán)日2011年7月5日
發(fā)明者郝樂, 宿曉慧, 韓鄭生, 羅家俊 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所