專(zhuān)利名稱(chēng)：一種fpga單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種基于Virtex架構(gòu)的FPGA測(cè)試方法，具體是一種FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法。
背景技術(shù)：
基于Virtex架構(gòu)的FPGA是一種布線資源數(shù)量龐大種類(lèi)繁多的可重復(fù)編程的超大規(guī)模集成電路芯片。因此，在FPGA的實(shí)際應(yīng)用中，故障發(fā)生于互連資源的概率遠(yuǎn)大于發(fā)生于其它邏輯功能的概率。目前，國(guó)內(nèi)外公知的FPGA布線開(kāi)關(guān)測(cè)試技術(shù)一般都著眼于3x3、4x4等小規(guī)模的布線開(kāi)關(guān)；而目前商用FPGA多采用Mx24的布線開(kāi)關(guān)，此外由于FPGA產(chǎn)品的測(cè)試工作中， 配置碼的數(shù)量是影響測(cè)試周期的關(guān)鍵參數(shù)，所以如何使用盡可能少的配置碼完成上述FPGA 產(chǎn)品的單長(zhǎng)線布線及其開(kāi)關(guān)的測(cè)試，對(duì)于FPGA產(chǎn)品的應(yīng)用與測(cè)試意義重大。國(guó)內(nèi)外雖然有所謂四次、六次配置完成FPGA互連資源測(cè)試的方法，但一方面上述方法均基于結(jié)構(gòu)簡(jiǎn)單的互聯(lián)資源模型實(shí)現(xiàn)的；另一方面由于測(cè)試過(guò)程中沒(méi)有引入觸發(fā)器信號(hào)，導(dǎo)致布線資源互連級(jí)數(shù)過(guò)長(zhǎng)，并且不利于故障定位；而對(duì)于布線通路之間可能發(fā)生的橋接類(lèi)故障模型也沒(méi)有提出明確可用的檢測(cè)手段。

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，開(kāi)發(fā)一種配置次數(shù)盡可能少的基于 Virtex架構(gòu)的M X 24規(guī)模FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法，僅用四次配置就完成，故障覆蓋率達(dá)100%且可精確定位故障位置及類(lèi)型。按照本發(fā)明提供的技術(shù)方案，所述FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法通過(guò)四次配置完成基于Virtex架構(gòu)的FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試；第一次配置包括如下步驟
11)由左側(cè)頂部的兩個(gè)Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對(duì)根00信號(hào)， 連入第一組CLB中；所述第一組CLB是指FPGA第一行前四列的4個(gè)CLB ；
12)步驟11)所述第一組CLB中，序號(hào)為奇數(shù)的DO信號(hào)連入觸發(fā)器，序號(hào)為偶數(shù)的DO 信號(hào)連入組合邏輯，最終M根信號(hào)分別經(jīng)由第一組的4個(gè)CLB對(duì)應(yīng)的OMUX輸出，每個(gè)OMUX 輸出6根信號(hào)；
13)將步驟11)所述第一組CLB輸出的M根水平單長(zhǎng)線與第二組CLB之間的水平直連開(kāi)關(guān)選通；所述第二組CLB是指步驟11)所述第一組CLB右邊的4個(gè)CLB ；
14)在M根信號(hào)進(jìn)入步驟13)所述第二組CLB對(duì)應(yīng)的IMUX時(shí)，將奇數(shù)位的信號(hào)與偶數(shù)位互換；
15)按照步驟12)、13)、14)循環(huán)進(jìn)行直至第一行結(jié)束，然后轉(zhuǎn)入下一行，行與行之間采用蛇形通路進(jìn)行；
16)將Blockram的初始值需要按如下要求進(jìn)行設(shè)定，確保在地址連續(xù)遞增的情況下，M根傳輸信號(hào)波形一致，但相鄰信號(hào)之間間隔一個(gè)時(shí)鐘周期，且這M根信號(hào)之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；
所述步驟13)中水平直連開(kāi)關(guān)是指水平由左至右的直連開(kāi)關(guān)； 所述步驟15)中行與行之間的級(jí)連方式為首尾相接，其蛇形測(cè)試通路按順序覆蓋所有除用作單長(zhǎng)線驅(qū)動(dòng)的CLB外的所有水平單長(zhǎng)線及其直連開(kāi)關(guān)； 第二次配置包括如下步驟
21)由左側(cè)頂部的兩個(gè)Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對(duì)根00信號(hào)， 連入第一組CLB中；此次所述第一組CLB為FPGA第一列前四行的4個(gè)CLB ；
22)步驟21)所述第一組CLB中，序號(hào)為奇數(shù)的DO信號(hào)連入觸發(fā)器，序號(hào)為偶數(shù)的DO 信號(hào)連入組合邏輯，最終M根信號(hào)分別經(jīng)由第一組的4個(gè)CLB對(duì)應(yīng)的OMUX輸出，每個(gè)OMUX 輸出6根信號(hào)；
23)將步驟21)所述第一組CLB輸出的M根垂直單長(zhǎng)線與第二組CLB之間的垂直直連開(kāi)關(guān)選通；此次所述第二組CLB是指步驟21)所述第一組CLB下方的4個(gè)CLB ；
24)在M根信號(hào)進(jìn)入步驟23)所述第二組CLB對(duì)應(yīng)的IMUX時(shí)，將奇數(shù)位的信號(hào)與偶數(shù)位互換；
25)按照步驟22)、23)、24)循環(huán)進(jìn)行直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)行；
26)將Blockram的初始值需要按如下要求進(jìn)行設(shè)定，確保在地址連續(xù)遞增的情況下， 24根傳輸信號(hào)波形一致，但相鄰信號(hào)之間間隔一個(gè)時(shí)鐘周期；且這M根信號(hào)之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；
第三次配置，將第一次配置中的CLB位置依次向右移4列，其余步驟不變； 第四次配置，將第二次配置中的CLB位置依次向下移4行，其余步驟不變。所述第一次配置的步驟11)和第二次配置的步驟21)中的Blockram以只讀模式， 依地址計(jì)數(shù)器的結(jié)果輸出M根DO信號(hào)，連入第一組CLB中。所述第一次配置的步驟12)、14)和第二次配置的步驟22)、24)中的DO信號(hào)依序號(hào)的奇偶特性，分為兩組，分別連入各自第一組CLB內(nèi)部的觸發(fā)器與第二組內(nèi)部的觸發(fā)器， 并將這種輪轉(zhuǎn)進(jìn)入觸發(fā)器的形式延續(xù)直至最后一組CLB。本發(fā)明的優(yōu)點(diǎn)是
1)以移位寄存器鏈模式測(cè)試FPGA電路的M根單長(zhǎng)線，可以測(cè)試M根為一組的單長(zhǎng)線的任意2根信號(hào)之間的橋接故障；
2)僅用四段配置碼即可測(cè)試所有CLB的單長(zhǎng)線及其直連開(kāi)關(guān)；
3)通過(guò)Blockram的初始配置，簡(jiǎn)化了測(cè)試流程，便于用戶(hù)操作；
4)故障定位準(zhǔn)確，事實(shí)上采用四次配置，后兩次配置CLB位置偏離量為4的情況下，故障定位可精確到四個(gè)CLB的直連開(kāi)關(guān)或單長(zhǎng)線；在故障定位要求極端精確的情況下(譬如需要對(duì)某批次的故障芯片進(jìn)行故障分析)，可將CLB位置偏離量定義為1，總計(jì)采用十次配置，故障定位即可精確到具體的唯一確定的CLB對(duì)應(yīng)的直連開(kāi)關(guān)或單長(zhǎng)線。


圖1是水平單長(zhǎng)線測(cè)試整體結(jié)構(gòu)示意圖。
圖2是水平單長(zhǎng)線自左至右測(cè)試具體結(jié)構(gòu)示意圖。圖3是CLB內(nèi)部電路原理圖。圖4是測(cè)試電路門(mén)級(jí)仿真波形圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。本測(cè)試方法的實(shí)施對(duì)象基于 Xilinx公司Virtex 系統(tǒng)架構(gòu)的任何FPGA。基于該架構(gòu)的FPGA通常包括嵌入式塊存儲(chǔ)器(Blockram)、可編程輸入輸出單元anput/Output Block, IOB)、大量可編程邏輯單元(Configurable Logic Block, CI^)和可編程互連資源，經(jīng)典對(duì)稱(chēng)式的FPGA互連資源包括互聯(lián)開(kāi)關(guān)盒(Switch Box, SB)、輸入開(kāi)關(guān)盒(Input Mux, IMUX)、輸出開(kāi)關(guān)盒(Output Mux, 0MUX)，IOB模塊開(kāi)關(guān)盒、以及互連線段(具體包括單長(zhǎng)線、六長(zhǎng)線、長(zhǎng)線、三態(tài)總線等資源)。圖1，2所示為基于Xilinx公司Virtex 系統(tǒng)架構(gòu)的FPGA邏輯結(jié)構(gòu)示意圖，圖中包括Ι0Β 1，IOB的輸入開(kāi)關(guān)盒2，IOB的互聯(lián)開(kāi)關(guān)盒3，CLB 4，CLB的輸入開(kāi)關(guān)盒(IMUX) 5，CLB的輸出開(kāi)關(guān)盒(OMUX) 6，CLB的SliceO 7，CLB的Slicel 8，CLB的互連開(kāi)關(guān)盒(SB) 9?；谏鲜黾軜?gòu)的FPGA，I0B的物理位置依據(jù)頂層、底層、右側(cè)、左側(cè)分別命名為T(mén)Ci、BCi、 RRi、LRi，i=l，2，3，…。其中C表示列，R表示行。頂層、底層的每個(gè)開(kāi)關(guān)盒對(duì)應(yīng)2個(gè)Ι0Β， 右側(cè)、左側(cè)的每個(gè)開(kāi)關(guān)盒對(duì)應(yīng)3個(gè)Ι0Β。圖中各CLB模塊對(duì)應(yīng)的布線開(kāi)關(guān)按χ行y列標(biāo)記為 CLB_RxCy。本發(fā)明通過(guò)四次配置完成基于Virtex架構(gòu)的FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試。 水平單長(zhǎng)線測(cè)試行與行之間采用蛇行結(jié)構(gòu)布局，即奇數(shù)行測(cè)試自左至右的布線偶數(shù)行測(cè)試自右至左的單長(zhǎng)線布線。每行內(nèi)部以4個(gè)布線開(kāi)關(guān)為一組，每個(gè)布線開(kāi)關(guān)輸出6根單長(zhǎng)線， 共計(jì)輸出M根單長(zhǎng)線。實(shí)現(xiàn)對(duì)應(yīng)行布線開(kāi)關(guān)的所有水平單長(zhǎng)線(M根)的單向測(cè)試?？紤]到布線開(kāi)關(guān)內(nèi)部水平可編程點(diǎn)的測(cè)試在輸出單長(zhǎng)線的4個(gè)CLB中無(wú)法測(cè)試，固需要額外加一段碼使得該組布線開(kāi)關(guān)的布局約束后移4列，從而確保水平方向的單長(zhǎng)線及其對(duì)應(yīng)水平開(kāi)關(guān)的測(cè)試100%覆蓋。具體步驟如下。第一次配置包括如下步驟
11)由左側(cè)頂部的兩個(gè)Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對(duì)根00信號(hào)， 連入第一組CLB中；所述第一組CLB是指FPGA第一行前四列的4個(gè)CLB，即CLB_R1C1、CLB_ R1C2、CLB_R1C3、CLB_R1C4 ；
12)步驟11)所述第一組CLB中，序號(hào)為奇數(shù)的DO信號(hào)連入觸發(fā)器，序號(hào)為偶數(shù)的DO 信號(hào)連入組合邏輯，最終M根信號(hào)分別經(jīng)由第一組的4個(gè)CLB對(duì)應(yīng)的OMUX輸出，每個(gè)OMUX 輸出6根信號(hào)；
13)將步驟11)所述第一組CLB輸出的M根水平單長(zhǎng)線與第二組CLB之間的水平直連開(kāi)關(guān)選通；所述第二組CLB是指步驟11)所述第一組CLB右邊的4個(gè)CLB ；
14)在M根信號(hào)進(jìn)入步驟13)所述第二組CLB對(duì)應(yīng)的IMUX時(shí)，將奇數(shù)位的信號(hào)與偶數(shù)位互換，即 CLB_R1C5、CLB_R1C6、CLB_R1C7、CLB_R1C8 ；
15)按照步驟12)、13)、14)循環(huán)進(jìn)行直至第一行結(jié)束，然后轉(zhuǎn)入下一行，行與行之間采用蛇形通路進(jìn)行；
16)將Blockram的初始值需要按如下要求進(jìn)行設(shè)定，確保在地址連續(xù)遞增的情況下， 24根傳輸信號(hào)波形一致，但相鄰信號(hào)之間間隔一個(gè)時(shí)鐘周期，且這M根信號(hào)之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；
所述步驟13)中水平直連開(kāi)關(guān)是指水平由左至右的直連開(kāi)關(guān)； 所述步驟15)中行與行之間的級(jí)連方式為首尾相接，其蛇形測(cè)試通路按順序覆蓋所有除用作單長(zhǎng)線驅(qū)動(dòng)的CLB外的所有水平單長(zhǎng)線及其直連開(kāi)關(guān)； 第二次配置包括如下步驟
21)由左側(cè)頂部的兩個(gè)Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對(duì)根00信號(hào)， 連入第一組CLB中；此次所述第一組CLB為FPGA第一列前四行的4個(gè)CLB，即CLB_R1C1、 CLB_R2C1、CLB_R3C1、CLB_R4C1 ；
22)步驟21)所述第一組CLB中，序號(hào)為奇數(shù)的DO信號(hào)連入觸發(fā)器，序號(hào)為偶數(shù)的DO 信號(hào)連入組合邏輯，最終M根信號(hào)分別經(jīng)由第一組的4個(gè)CLB對(duì)應(yīng)的OMUX輸出，每個(gè)OMUX 輸出6根信號(hào)；
23)將步驟21)所述第一組CLB輸出的M根垂直單長(zhǎng)線與第二組CLB之間的垂直直連開(kāi)關(guān)選通；此次所述第二組CLB是指步驟21)所述第一組CLB下方的4個(gè)CLB，即CLB_ R5C1、CLB_R6C1、CLB_R7C1、CLB_R8C1 ；
24)在M根信號(hào)進(jìn)入步驟23)所述第二組CLB對(duì)應(yīng)的IMUX時(shí)，將奇數(shù)位的信號(hào)與偶數(shù)位互換；
25)按照步驟22)、23)、24)循環(huán)進(jìn)行直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)行；
26)將Blockram的初始值需要按如下要求進(jìn)行設(shè)定，確保在地址連續(xù)遞增的情況下， M根傳輸信號(hào)波形一致，但相鄰信號(hào)之間間隔一個(gè)時(shí)鐘周期；且這M根信號(hào)之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；
第三次配置，將第一次配置中的CLB位置依次向右移4列，其余步驟不變； 第四次配置，將第二次配置中的CLB位置依次向下移4行，其余步驟不變。圖2所示為水平單長(zhǎng)線自左至右測(cè)試具體結(jié)構(gòu)示意圖，直連開(kāi)關(guān)10 (Programmable Interconnect Points,PIP)即直連用的可編程互連點(diǎn)，單長(zhǎng)線之間的直連開(kāi)關(guān)10 (具體而言就是指由左至右的M個(gè)直連開(kāi)關(guān)中的WO至EO)由2bits的SRAM構(gòu)成， 從而可以提供更好的驅(qū)動(dòng)能力。圖2中，Slicel輸出4根信號(hào)，自左至右分別為{S1_Y/S1_ YQ/S1_X/S1_XQ} ；SliceO輸出2根信號(hào)，自左至右分別為{S0_X/S0_XG!}；上述總計(jì)6根信號(hào)輸出至CLB的0MUX，然后轉(zhuǎn)入CLB對(duì)應(yīng)的互聯(lián)開(kāi)關(guān)盒，經(jīng)單長(zhǎng)線傳至同行的下一列CLB。輸入信號(hào)自左至右為{S1_G_B1/S1_BY/S1_F_B1/S1_BX/S0_F_B1/S0_BX }。在圖3中，每個(gè)CLB輸出的6根信號(hào)分為三組(S1_Y/S1_YQ，S0_Y/S0_YQ，S0_X/ S0_XQ),圖中顯示的為SliceO的兩組(S0_Y/S0_YQ，S0_X/S0_XQ)信號(hào)，其中左側(cè)CLB的 S0_X與S0_XQ，在輸入右側(cè)CLB的過(guò)程中采用X與XQ串聯(lián)而不是X與X串聯(lián)的模式，從而導(dǎo)致輸出信號(hào)每經(jīng)過(guò)2個(gè)CLB則接受觸發(fā)器驅(qū)動(dòng)一次，整體而言從宏觀上看，輸出信號(hào)為BRAM 輸出測(cè)試碼經(jīng)η/2級(jí)移位寄存器后輸出的結(jié)果。圖4所示為以XCV1000為例的測(cè)試電路門(mén)級(jí)仿真波形圖，圖中11、15分別為Blockram輸出信號(hào)DO與測(cè)試電路輸出信號(hào)dout的第一段區(qū)間，該區(qū)間內(nèi)任意兩根信號(hào)之間至少存在一個(gè)周期二者值為01 ；圖中12、16為信號(hào)高周期，該時(shí)鐘周期內(nèi)的所有M根信號(hào)值均為高；圖中13、17為信號(hào)低周期，該時(shí)鐘周期內(nèi)的所有對(duì)根信號(hào)值均為低；圖中14、 18分別為DO與dout的第二段區(qū)間，該區(qū)間內(nèi)任意兩根信號(hào)之間至少存在一個(gè)周期二者值為10 ；圖中19為傳輸延遲區(qū)間，該區(qū)間大小為96X5/2個(gè)時(shí)鐘周期。其中BRAM輸出數(shù)據(jù)DO 經(jīng)96 X 5/2級(jí)寄存器鏈后傳入dout。如前文所述，因傳輸鏈級(jí)數(shù)為偶數(shù)，且采用X與XQ (或 Y與YQ)串聯(lián)的模式，固輸出dout的值與DATA相比dout
與D0[1]為一一對(duì)應(yīng)關(guān)系，而 dout[l]與D0
為一一對(duì)應(yīng)關(guān)系，其余對(duì)應(yīng)關(guān)系對(duì)照?qǐng)D4均可依上述規(guī)律推出。
該算法測(cè)試資源可控性強(qiáng)(確保每根單長(zhǎng)線的連線與直連開(kāi)關(guān)均被測(cè)試到)，可復(fù)用性強(qiáng)(適用于所有基于Virtex架構(gòu)的FPGA)，發(fā)生故障時(shí)定位準(zhǔn)確，且可以覆蓋同一 CLB內(nèi)部M根為一組的單長(zhǎng)線所有的故障類(lèi)型(固定型故障的開(kāi)路與短路、以及橋接類(lèi)故障)。
權(quán)利要求
1.一種FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法，其特征是通過(guò)四次配置完成基于 Virtex架構(gòu)的FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試；第一次配置包括如下步驟11)由左側(cè)頂部的兩個(gè)Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出M根DO信號(hào)， 連入第一組CLB中；所述第一組CLB是指FPGA第一行前四列的4個(gè)CLB ；12)步驟11)所述第一組CLB中，序號(hào)為奇數(shù)的DO信號(hào)連入觸發(fā)器，序號(hào)為偶數(shù)的DO 信號(hào)連入組合邏輯，最終M根信號(hào)分別經(jīng)由第一組的4個(gè)CLB對(duì)應(yīng)的OMUX輸出，每個(gè)OMUX 輸出6根信號(hào)；13)將步驟11)所述第一組CLB輸出的M根水平單長(zhǎng)線與第二組CLB之間的水平直連開(kāi)關(guān)選通；所述第二組CLB是指步驟11)所述第一組CLB右邊的4個(gè)CLB ；14)在M根信號(hào)進(jìn)入步驟13)所述第二組CLB對(duì)應(yīng)的IMUX時(shí)，將奇數(shù)位的信號(hào)與偶數(shù)位互換；15)按照步驟12)、13)、14)循環(huán)進(jìn)行直至第一行結(jié)束，然后轉(zhuǎn)入下一行，行與行之間采用蛇形通路進(jìn)行；16)將Blockram的初始值需要按如下要求進(jìn)行設(shè)定，確保在地址連續(xù)遞增的情況下， 24根傳輸信號(hào)波形一致，但相鄰信號(hào)之間間隔一個(gè)時(shí)鐘周期，且這M根信號(hào)之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；所述步驟13)中水平直連開(kāi)關(guān)是指水平由左至右的直連開(kāi)關(guān)；所述步驟15)中行與行之間的級(jí)連方式為首尾相接，其蛇形測(cè)試通路按順序覆蓋所有除用作單長(zhǎng)線驅(qū)動(dòng)的CLB外的所有水平單長(zhǎng)線及其直連開(kāi)關(guān)；第二次配置包括如下步驟21)由左側(cè)頂部的兩個(gè)Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出對(duì)根00信號(hào)， 連入第一組CLB中；此次所述第一組CLB為FPGA第一列前四行的4個(gè)CLB ；22)步驟21)所述第一組CLB中，序號(hào)為奇數(shù)的DO信號(hào)連入觸發(fā)器，序號(hào)為偶數(shù)的DO 信號(hào)連入組合邏輯，最終M根信號(hào)分別經(jīng)由第一組的4個(gè)CLB對(duì)應(yīng)的OMUX輸出，每個(gè)OMUX 輸出6根信號(hào)；23)將步驟21)所述第一組CLB輸出的M根垂直單長(zhǎng)線與第二組CLB之間的垂直直連開(kāi)關(guān)選通；此次所述第二組CLB是指步驟21)所述第一組CLB下方的4個(gè)CLB ；24)在M根信號(hào)進(jìn)入步驟23)所述第二組CLB對(duì)應(yīng)的IMUX時(shí)，將奇數(shù)位的信號(hào)與偶數(shù)位互換；25)按照步驟22)、23)、24)循環(huán)進(jìn)行直至第一列結(jié)束，然后轉(zhuǎn)入下一列，列與列之間采用蛇形通路進(jìn)行；26)將Blockram的初始值需要按如下要求進(jìn)行設(shè)定，確保在地址連續(xù)遞增的情況下， M根傳輸信號(hào)波形一致，但相鄰信號(hào)之間間隔一個(gè)時(shí)鐘周期；且這M根信號(hào)之中任何兩根之間均依次出現(xiàn){00、01、11、10}四種關(guān)系；第三次配置，將第一次配置中的CLB位置依次向右移4列，其余步驟不變；第四次配置，將第二次配置中的CLB位置依次向下移4行，其余步驟不變。
2.如權(quán)利要求1所述FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法，其特征是所述第一次配置的步驟11)和第二次配置的步驟21)中的Blockram以只讀模式，依地址計(jì)數(shù)器的結(jié)果輸出 24根DO信號(hào)，連入第一組CLB中。
3.如權(quán)利要求1所述FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法，其特征是所述第一次配置的步驟12)、14)和第二次配置的步驟22)、M)中的DO信號(hào)依序號(hào)的奇偶特性，分為兩組， 分別連入各自第一組CLB內(nèi)部的觸發(fā)器與第二組內(nèi)部的觸發(fā)器，并將這種輪轉(zhuǎn)進(jìn)入觸發(fā)器的形式延續(xù)直至最后一組CLB。
全文摘要
本發(fā)明涉及一種基于Virtex架構(gòu)的FPGA單長(zhǎng)線及其直連開(kāi)關(guān)的測(cè)試方法，僅用四次配置就完成。本發(fā)明的優(yōu)點(diǎn)是以移位寄存器鏈模式測(cè)試FPGA電路的24根單長(zhǎng)線，可以測(cè)試24根為一組的單長(zhǎng)線的任意2根信號(hào)之間的橋接故障；僅用四段配置碼即可測(cè)試所有CLB的單長(zhǎng)線及其直連開(kāi)關(guān)；通過(guò)Blockram的初始配置，簡(jiǎn)化了測(cè)試流程，便于用戶(hù)操作；故障定位準(zhǔn)確，采用四次配置，后兩次配置CLB位置偏離量為4的情況下，故障定位可精確到四個(gè)CLB的直連開(kāi)關(guān)或單長(zhǎng)線；在故障定位要求極端精確的情況下，可將CLB位置偏離量定義為1，總計(jì)采用十次配置，故障定位即可精確到具體的唯一確定的CLB對(duì)應(yīng)的直連開(kāi)關(guān)或單長(zhǎng)線。
文檔編號(hào)G01R31/02GK102288870SQ20111012575
公開(kāi)日2011年12月21日 申請(qǐng)日期2011年5月16日 優(yōu)先權(quán)日2011年5月16日
發(fā)明者于大鑫, 季正凱, 徐彥峰, 李曉磊, 陸峰, 陳誠(chéng) 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第五十八研究所