專利名稱：一種基于pxi總線的數(shù)字測試模塊的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種測試模塊，尤其涉及一種基于PXI總線的數(shù)字測試模塊。
背景技術(shù)：
隨著計算機和超大規(guī)模系統(tǒng)的發(fā)展，集成電路的測試也越來越困難。傳統(tǒng)的測試 方法難以有效工作，測試領(lǐng)域出現(xiàn)了數(shù)據(jù)域測試技術(shù)。傳統(tǒng)的時域、頻域測試主要以模擬電 路與系統(tǒng)作為研究和應(yīng)用對象，而數(shù)據(jù)域測試則針對數(shù)字電路與計算機邏輯。事實上，數(shù)據(jù) 域測試就是對數(shù)字電路和數(shù)字系統(tǒng)進行故障診斷、定位、分析和診斷。數(shù)據(jù)域測試通常采 用數(shù)字信號發(fā)生器提供激勵并使用邏輯分析儀采集響應(yīng)數(shù)據(jù)，這種測試方法存在著體積龐 大、不容易擴展通道、價格昂貴、難在激勵和響應(yīng)之間建立復(fù)雜的邏輯關(guān)系的問題，所以現(xiàn) 代自動測試系統(tǒng)中需要功能更加強大的高速數(shù)字測試儀器。

實用新型內(nèi)容所要解決的技術(shù)問題針對以上問題本實用新型提供了一種體積小、價格便宜、容易擴展、控制靈活方便 的基于PXI總線的數(shù)字測試模塊。技術(shù)方案一種基于PXI總線的數(shù)字測試模塊包括實現(xiàn)與PXI總線可靠通訊的PXI接口電路 /EEPROM、FPGA功能電路部分、DDS模塊、數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM、 輸出驅(qū)動器、輸入驅(qū)動器、信號連接器；PXI接口電路利用PCI9030芯片構(gòu)造PXI接口，負責(zé)把PXI總線上的數(shù)據(jù)和命令傳 送到模塊的FPGA功能電路，并且把模塊中的數(shù)據(jù)和對處理器的請求傳送到PXI總線；PXI 總線的地址總線、數(shù)據(jù)總線、控制總線經(jīng)過PCI9030之后，簡化為簡單的本地控制邏輯輸出 本地地址總線、數(shù)據(jù)總線、控制總線和FPGA功能電路進行通訊；EEPROM用于存儲PXI接口電路的初始化信息，并在系統(tǒng)復(fù)位后為PXI接口電路裝 入初始化信息，初始化PXI接口電路的配置寄存器；PXI背板觸發(fā)總線和PXI星型觸發(fā)線傳送到FPGA功能電路；FPGA功能電路部分包括總線接口控制單元、中央譯碼控制單元、地址產(chǎn)生單元、時 鐘選擇單元、ZBT RAM控制單元、多模塊同步控制單元、觸發(fā)控制單元；DDS模塊接收FPGA功能電路提供的數(shù)據(jù)與參考時鐘，為系統(tǒng)工作提供可調(diào)節(jié)的輸 出時鐘；數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM完成輸入數(shù)據(jù)、輸出數(shù)據(jù)、位控 數(shù)據(jù)的存儲與收發(fā)；三片SRAM的時鐘控制線、數(shù)據(jù)線、地址線都是由FPGA功能電路部分里 的邳了 RAM控制單元產(chǎn)生；輸出驅(qū)動器和輸入驅(qū)動器，用于確保激勵輸出有較大的驅(qū)動電流和激勵響應(yīng)之間 的高速切換；[0014]信號連接器用于信號的輸入輸出；控制軟件在主控計算機上運行，測試數(shù)據(jù)和位控數(shù)據(jù)在計算機上編輯或由波形生 成工具生成；數(shù)據(jù)通過PXI總線經(jīng)過PXI接口電路傳送給FPGA功能電路，然后存入數(shù)據(jù)輸 出SRAM和數(shù)據(jù)輸入輸出控制SRAM中；使用者確定的數(shù)據(jù)發(fā)送速率、數(shù)據(jù)長度、數(shù)據(jù)內(nèi)容 和輸出起始位置、觸發(fā)方式的控制命令通過PXI總線發(fā)送到數(shù)字測試模塊；最后數(shù)據(jù)輸入 SRAM、輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM在同一個時鐘節(jié)拍下協(xié)同工作，數(shù)據(jù)經(jīng)過輸出驅(qū) 動器和信號連接器發(fā)到指定的數(shù)字電路中，與此同時采集響應(yīng)數(shù)據(jù)經(jīng)過輸入驅(qū)動器儲存在 數(shù)據(jù)輸入SRAM中；測試完畢后把數(shù)據(jù)輸入SRAM中的數(shù)據(jù)上傳到上位機上。所述的總線接口控制單元接收PXI總線的地址線、數(shù)據(jù)線、控制線實現(xiàn)用戶接口 邏輯，包括地址/數(shù)據(jù)信號、I/O讀寫信號以及等待周期產(chǎn)生邏輯和總線控制邏輯；中央譯碼控制單元用于接收由總線接口控制單元中發(fā)送的片選信號、寫信號、讀 信號、地址信號和數(shù)據(jù)信號，根據(jù)這些信號產(chǎn)生各個功能寄存器的讀寫控制信號，進而控制 地址產(chǎn)生單元、時鐘選擇單元、^T RAM控制單元；地址產(chǎn)生單元接收中央譯碼控制單元的讀寫控制信號，為^T RAM控制單元提供 地址。地址產(chǎn)生單元支持置數(shù)、清零、跳轉(zhuǎn)功能，從而使數(shù)字測試模塊具備從任意初始地址 輸入輸出數(shù)據(jù)，循環(huán)工作輸入輸出數(shù)據(jù)，指定長度輸入輸出數(shù)據(jù)的功能；時鐘選擇單元用于確保數(shù)字測試模塊以機動的方式輸出數(shù)據(jù)；ZBT RAM控制單元內(nèi)部包括接口信號傳輸模塊、流水線延時控制模塊、地址數(shù)據(jù) 輸出模塊、數(shù)據(jù)存儲模塊；在這四個功能模塊中.起到控制作用的是流水線延時控制模塊 和數(shù)據(jù)存儲模塊；流水線延時控制模塊將輸入數(shù)據(jù)延遲了 2個時鐘周期，同時也將讀寫控 制信號延時兩個時鐘周期以與延時后的輸入數(shù)據(jù)同步；延時后的讀寫控制信號將提供給數(shù) 據(jù)存儲模塊進行數(shù)據(jù)讀寫的雙向控制；ZBT RAM控制單元接收地址產(chǎn)生單元提供的地址信 號、時鐘選擇單元提供的時鐘信號、觸發(fā)控制單元提供的觸發(fā)信號經(jīng)過接口信號傳輸模塊、 流水線延時控制模塊、地址數(shù)據(jù)輸出模塊、數(shù)據(jù)存儲模塊的處理形成符合SRAM工作時序 的控制信號，控制SRAM芯片工作；多模塊同步控制單元用于在多個PXI總線數(shù)字測試模塊組成一個數(shù)字測試子系 統(tǒng)時，在FPGA內(nèi)部實現(xiàn)多通道擴展、同步工作、實時采集的功能；觸發(fā)控制單元是把觸發(fā)信號傳到^T RAM控制單元進而控制SRAM的觸發(fā)操作。所述的基于PXI總線的數(shù)字測試模塊設(shè)有和輸入數(shù)據(jù)同步的外時鐘、PXI底板同 步時鐘、DDS可控時鐘、和輸出數(shù)據(jù)同步的一個可供被測電路使用的輸出同步時鐘。所述的PXI底板同步時鐘是一個IOM的時鐘，是多模塊同步工作時提供的一個基 準(zhǔn)時鐘。所述的DDS可控時鐘是DDS芯片輸出的一個步進達到0. 002Hz的輸入時鐘。所述的觸發(fā)線包括PXI背板觸發(fā)總線和PXI星型觸發(fā)線。所述的信號連接器為一個雙層68針，可實現(xiàn)48路信號輸入輸出的信號連接器。有益效果本實用新型采用PXI總線作為與計算機和其他板卡通訊的總線，極大地提高了數(shù) 字測試模塊的可靠性，可以多模塊協(xié)同工作，實現(xiàn)多通道的數(shù)據(jù)收發(fā)。采用直接數(shù)字頻率合 成器(DDS)產(chǎn)生頻率可變時鐘，使模塊能以靈活多變的數(shù)據(jù)速率執(zhí)行測試任務(wù)，時鐘變化分辨率為0.04Hz。同時利用DDS可控相位的功能實現(xiàn)了采樣時鐘的一個周期內(nèi)的調(diào)節(jié)。利 用PXI背板參考時鐘和DDS的配合實現(xiàn)了多模塊不同時鐘頻率的同步。實現(xiàn)了高達50M數(shù) 據(jù)傳輸率。實現(xiàn)48通道數(shù)字量信號的輸入/輸出，各輸入/輸出通道相互獨立且每個時鐘 周期可控；每通道都有單獨設(shè)有大容量(IM矢量深度)存儲器。針對不同的測試需要實現(xiàn)了 靈活多樣的觸發(fā)控制。本實用新型通過采用FPGA芯片分別實現(xiàn)接口，控制單元，電路復(fù)雜 度降低，整個測試模塊體積極大減少，便于系統(tǒng)集成，而且采用PXI總線結(jié)構(gòu)，可以方便地 集成于計算機自動測試系統(tǒng)中。

圖1為本實用新型的原理結(jié)構(gòu)框圖；圖2是本實用新型中的FPGA功能單元的結(jié)構(gòu)圖。
具體實施方式
以下結(jié)合附圖和具體實施方式
對本實用新型作進一步詳細地說明。如圖1所示，本基于PXI總線的數(shù)字測試模塊包括實現(xiàn)與PXI總線可靠通訊的 PXI接口電路、EEPROM、FPGA功能電路部分、DDS模塊、數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、 數(shù)據(jù)輸出SRAM、輸出驅(qū)動器、輸入驅(qū)動器、信號連接器；本數(shù)字測試模塊的PXI接口電路利用PCI9030芯片構(gòu)造PXI接口，負責(zé)把PXI總 線上的數(shù)據(jù)和命令傳送到模塊的FPGA功能電路，并且把數(shù)字測試模塊中的數(shù)據(jù)和對處理 器的請求傳送到PXI總線。PXI總線的地址總線、數(shù)據(jù)總線、控制總線經(jīng)過PCI9030之后， 簡化為簡單的本地控制邏輯輸出本地地址總線、數(shù)據(jù)總線、控制總線和FPGA功能電路進行 通訊；EEPROM用于存儲PXI接口電路的初始化信息，并在系統(tǒng)復(fù)位后為PXI接口電路裝 入初始化信息初始化接口電路的配置寄存器；PXI背板觸發(fā)總線和PXI星型觸發(fā)線傳送到FPGA功能電路，經(jīng)過內(nèi)部邏輯電路處 理用于多模塊的同步觸發(fā)工作。FPGA功能電路部分包括總線接口控制單元、中央譯碼控制單元、地址產(chǎn)生單元、時 鐘選擇單元、ZBT RAM控制單元、多模塊同步控制單元、觸發(fā)控制單元，如圖2所示；DDS模塊接收FPGA功能電路部分提供的數(shù)據(jù)與參考時鐘，為系統(tǒng)工作提供精確可 調(diào)節(jié)的輸出時鐘；包括數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM，三片SRAM完成 輸入數(shù)據(jù)、輸出數(shù)據(jù)、位控數(shù)據(jù)的存儲與收發(fā)。三片SRAM的時鐘控制線、數(shù)據(jù)線、地址線都 是由FPGA功能電路里的^T RAM控制單元產(chǎn)生；輸出驅(qū)動器和輸入驅(qū)動器，保證了激勵輸出有較大的驅(qū)動電流和激勵響應(yīng)之間的 高速切換；信號連接器為一個雙層68針高密度信號連接器，實現(xiàn)了 48路信號的輸入輸出。工作過程如下控制軟件在主控計算機上運行，測試數(shù)據(jù)和位控數(shù)據(jù)在計算機上 編輯或由波形生成工具生成；數(shù)據(jù)通過PXI總線經(jīng)過PXI接口電路傳送給FPGA功能電路， 然后存入模塊的數(shù)據(jù)輸出SRAM和數(shù)據(jù)輸入輸出控制SRAM中；使用者根據(jù)需要，確定數(shù)據(jù)發(fā) 送速率、數(shù)據(jù)長度、數(shù)據(jù)內(nèi)容和輸出起始位置、觸發(fā)方式控制命令，通過PXI總線發(fā)送到數(shù)
6字測試模塊；最后數(shù)字測試模塊三塊SRAM在同一個時鐘節(jié)拍下協(xié)同工作，數(shù)據(jù)流經(jīng)過輸出 驅(qū)動器和信號連接器發(fā)到指定的數(shù)字電路中，與此同時采集響應(yīng)數(shù)據(jù)經(jīng)過輸入驅(qū)動器儲存 在數(shù)據(jù)輸入SRAM中。測試完畢后把數(shù)據(jù)輸入SRAM中的數(shù)據(jù)上傳到上位機上，進行處理與 分析。如圖2所示，PXI總線接口控制單元設(shè)計嚴(yán)格遵守PXI總線規(guī)范。接口控制單元 接收PXI總線的地址線、數(shù)據(jù)線、控制線實現(xiàn)用戶接口邏輯，包括地址/數(shù)據(jù)信號、I/O讀寫 信號以及等待周期產(chǎn)生邏輯和總線控制邏輯。中央譯碼控制單元用于接收由PXI接口控制單元中發(fā)送的片選信號、寫信號、讀 信號、地址信號和數(shù)據(jù)信號，根據(jù)這些信號產(chǎn)生各個功能寄存器的讀寫控制信號，進而控制 地址產(chǎn)生單元、時鐘選擇單元、^T RAM控制單元以一定的工作方式進行工作。地址產(chǎn)生單元接收中央譯碼控制單元的讀寫控制信號，為^T RAM控制單元提供 地址。地址產(chǎn)生單元支持置數(shù)、清零、跳轉(zhuǎn)功能，從而使數(shù)字測試模塊具備從任意初始地址 輸入輸出數(shù)據(jù)，循環(huán)工作輸入輸出數(shù)據(jù)，指定長度輸入輸出數(shù)據(jù)的功能。為了保證模塊能以靈活多樣的方式輸出數(shù)據(jù)，設(shè)計了時鐘選擇單元。本數(shù)字測試 模塊支持外時鐘、PXI底板同步時鐘、DDS可控時鐘的時鐘輸入選擇模式和輸出一個模塊工 作同步時鐘的輸出模式。外時鐘是一個和輸入數(shù)據(jù)同步的時鐘，可以使模塊準(zhǔn)確采集輸入 數(shù)據(jù)。PXI底板同步時鐘是一個IOM的時鐘，是多模塊同步工作時提供的一個基準(zhǔn)時鐘；DDS 可控時鐘是DDS芯片輸出的一個步進達到0. 002Hz的一個高精度輸入時鐘。輸出同步時鐘 是和輸出數(shù)據(jù)同步的一個可供被測電路使用的一個時鐘。ZBT RAM控制單元其內(nèi)部包括了以下4個功能模塊接口信號傳輸模塊、流水線延 時控制模塊、地址數(shù)據(jù)輸出模塊、數(shù)據(jù)存儲模塊。在這4個功能模塊中.起到控制作用的是 流水線延時控制模塊和數(shù)據(jù)存儲模塊。流水線延時控制模塊將輸入數(shù)據(jù)延遲了 2個時鐘周 期，同時也將讀寫控制信號延時兩個時鐘周期以與延時后的輸入數(shù)據(jù)同步。延時后的讀寫 控制信號將提供給數(shù)據(jù)存儲模塊進行數(shù)據(jù)讀寫的雙向控制。^T RAM控制單元接收地址產(chǎn) 生單元提供的地址信號、時鐘選擇單元提供的時鐘信號、觸發(fā)控制單元提供的觸發(fā)信號經(jīng) 過內(nèi)部4個模塊的處理形成符合SRAM工作時序的控制信號控制SRAM芯片以一定的模式進 行工作。多模塊同步控制單元是在FPGA內(nèi)部實現(xiàn)多通道擴展、同步工作、實時采集的功 能。由于數(shù)字測試可能遇到通道數(shù)多的情況，PXI數(shù)字測試模塊支持以模塊化組合來擴展 通道數(shù)量的能力，這樣，在實際應(yīng)用中用戶如果通道數(shù)量不足，按需要擴展相應(yīng)數(shù)目的模塊 即可。多個PXI總線數(shù)字測試模塊組成一個數(shù)字測試子系統(tǒng)。各個PXI總線數(shù)字測試模 塊必須同步工作，PXI機箱背板已經(jīng)提供了一個IOM的參考時鐘而各個數(shù)字測試模塊工作 時鐘由背板參考時鐘作為基準(zhǔn)時鐘通過直接數(shù)字頻率合成器即DDS產(chǎn)生。由于各個模塊 采用自己的DDS芯片，這樣就出現(xiàn)了多片DDS芯片輸出多路時鐘信號的同步問題。為了實 現(xiàn)多片DDS芯片輸出信號波形相位同步，必須保證所有的DDS芯片在同一個系統(tǒng)時鐘節(jié) 拍下工作，在對DDS芯片進行控制編程時，寫入DDS芯片的數(shù)據(jù)首先被緩存在內(nèi)部的I/O 緩沖寄存器中，不會影響到DDS芯片的工作狀態(tài)；只有當(dāng)DDS芯片的更新時鐘信號的上升 沿到來時，觸發(fā)I/O緩沖寄存器把數(shù)據(jù)傳送給內(nèi)部控制寄存器以后才改變DDS芯片的工 作狀態(tài)。更新時鐘信號可以由用戶提供外部更新時鐘。在這種測試情況下需要選擇一個模塊作為主模塊，其他模塊為從模塊。上位機控制主模塊產(chǎn)生一個更新時鐘信號，更新時鐘信 號經(jīng)過PXI機箱背板觸發(fā)線傳到各個從模塊，從而實現(xiàn)各個模塊的時鐘同步。時鐘同步完 成以后，主模塊通過PXI背板觸發(fā)總線發(fā)送一個精確的觸發(fā)信號，從而實現(xiàn)了多模塊的同
步工作。 觸發(fā)控制單元是把觸發(fā)信號傳到^T RAM控制單元進而控制SRAM的觸發(fā)操作。本 數(shù)字測試模塊支持多種觸發(fā)方式，分別為外部輸入信號觸發(fā)、PXI背板觸發(fā)總線觸發(fā)和PXI 星型觸發(fā)線觸發(fā)。其中外部輸入信號觸發(fā)又可分為外部輸入信號電平觸發(fā)、外部輸入信號 上升沿觸發(fā)、外部輸入信號下降沿觸發(fā)、輸入信號觸發(fā)序列觸發(fā)。靈活準(zhǔn)確的觸發(fā)能力，可 以在任何需要的時刻啟動模塊進行工作，向被測系統(tǒng)發(fā)送測試激勵序列并采集被測系統(tǒng)返 回的響應(yīng)矢量序列，這對捕獲和分析被測系統(tǒng)的當(dāng)前邏輯狀態(tài)有重要的意義。
權(quán)利要求1.一種基于PXI總線的數(shù)字測試模塊，其特征在于包括實現(xiàn)與PXI總線可靠通訊的 PXI接口電路、EEPROM、FPGA功能電路部分、DDS模塊、數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、 數(shù)據(jù)輸出SRAM、輸出驅(qū)動器、輸入驅(qū)動器、信號連接器；PXI接口電路利用PCI9030芯片構(gòu)造PXI接口，負責(zé)把PXI總線上的數(shù)據(jù)和命令傳送 到模塊的FPGA功能電路，并且把模塊中的數(shù)據(jù)和對處理器的請求傳送到PXI總線；PXI總 線的地址總線、數(shù)據(jù)總線、控制總線經(jīng)過PCI9030之后，簡化為簡單的本地控制邏輯輸出本 地地址總線、數(shù)據(jù)總線、控制總線和FPGA功能電路進行通訊；EEPROM用于存儲PXI接口電路的初始化信息，并在系統(tǒng)復(fù)位后為PXI接口電路裝入初 始化信息，初始化PXI接口電路的配置寄存器；PXI背板觸發(fā)總線和PXI星型觸發(fā)線傳送到FPGA功能電路；FPGA功能電路部分包括總線接口控制單元、中央譯碼控制單元、地址產(chǎn)生單元、時鐘選 擇單元、ZBT RAM控制單元、多模塊同步控制單元、觸發(fā)控制單元；DDS模塊接收FPGA功能電路提供的數(shù)據(jù)與參考時鐘，為系統(tǒng)工作提供可調(diào)節(jié)的輸出時鐘；數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM完成輸入數(shù)據(jù)、輸出數(shù)據(jù)、位控數(shù)據(jù) 的存儲與收發(fā)；三片SRAM的時鐘控制線、數(shù)據(jù)線、地址線都是由FPGA功能電路部分里的^T RAM控制單元產(chǎn)生；輸出驅(qū)動器和輸入驅(qū)動器，用于確保激勵輸出有較大的驅(qū)動電流和激勵響應(yīng)之間的高 速切換；信號連接器用于信號的輸入輸出；控制軟件在主控計算機上運行，測試數(shù)據(jù)和位控數(shù)據(jù)在計算機上編輯或由波形生成工 具生成；數(shù)據(jù)通過PXI總線經(jīng)過PXI接口電路傳送給FPGA功能電路，然后存入數(shù)據(jù)輸出 SRAM和數(shù)據(jù)輸入輸出控制SRAM中；使用者確定的數(shù)據(jù)發(fā)送速率、數(shù)據(jù)長度、數(shù)據(jù)內(nèi)容和輸 出起始位置、觸發(fā)方式的控制命令通過PXI總線發(fā)送到數(shù)字測試模塊；最后數(shù)據(jù)輸入SRAM、 輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM在同一個時鐘節(jié)拍下協(xié)同工作，數(shù)據(jù)經(jīng)過輸出驅(qū)動器和 信號連接器發(fā)到指定的數(shù)字電路中，與此同時采集響應(yīng)數(shù)據(jù)經(jīng)過輸入驅(qū)動器儲存在數(shù)據(jù)輸 入SRAM中；測試完畢后把數(shù)據(jù)輸入SRAM中的數(shù)據(jù)上傳到上位機上。
2.根據(jù)權(quán)利要求1所述的一種基于PXI總線的數(shù)字測試模塊，其特征在于所述的總 線接口控制單元接收PXI總線的地址線、數(shù)據(jù)線、控制線實現(xiàn)用戶接口邏輯，包括地址/數(shù) 據(jù)信號、I/O讀寫信號以及等待周期產(chǎn)生邏輯和總線控制邏輯；中央譯碼控制單元用于接收由總線接口控制單元中發(fā)送的片選信號、寫信號、讀信號、 地址信號和數(shù)據(jù)信號，根據(jù)這些信號產(chǎn)生各個功能寄存器的讀寫控制信號，進而控制地址 產(chǎn)生單元、時鐘選擇單元、ZBT RAM控制單元；地址產(chǎn)生單元接收中央譯碼控制單元的讀寫控制信號，為^T RAM控制單元提供地址，地址產(chǎn)生單元支持置數(shù)、清零、跳轉(zhuǎn)功能，從而使數(shù)字測試模塊具備從任意初始地址輸 入輸出數(shù)據(jù)，循環(huán)工作輸入輸出數(shù)據(jù)，指定長度輸入輸出數(shù)據(jù)的功能；時鐘選擇單元用于確保數(shù)字測試模塊以機動的方式輸出數(shù)據(jù)；ZBT RAM控制單元內(nèi)部包括接口信號傳輸模塊、流水線延時控制模塊、地址數(shù)據(jù)輸出模塊、數(shù)據(jù)存儲模塊；在這四個功能模塊中.起到控制作用的是流水線延時控制模塊和數(shù) 據(jù)存儲模塊；流水線延時控制模塊將輸入數(shù)據(jù)延遲了 2個時鐘周期，同時也將讀寫控制信 號延時兩個時鐘周期以與延時后的輸入數(shù)據(jù)同步；延時后的讀寫控制信號將提供給數(shù)據(jù)存 儲模塊進行數(shù)據(jù)讀寫的雙向控制；ZBT RAM控制單元接收地址產(chǎn)生單元提供的地址信號、時 鐘選擇單元提供的時鐘信號、觸發(fā)控制單元提供的觸發(fā)信號經(jīng)過接口信號傳輸模塊、流水 線延時控制模塊、地址數(shù)據(jù)輸出模塊、數(shù)據(jù)存儲模塊的處理形成符合SRAM工作時序的控 制信號，控制SRAM芯片工作；多模塊同步控制單元用于在多個PXI總線數(shù)字測試模塊組成一個數(shù)字測試子系統(tǒng)時， 在FPGA內(nèi)部實現(xiàn)多通道擴展、同步工作、實時采集的功能；觸發(fā)控制單元是把觸發(fā)信號傳到^T RAM控制單元進而控制SRAM的觸發(fā)操作。
3.根據(jù)權(quán)利要求1所述的一種基于PXI總線的數(shù)字測試模塊，其特征在于設(shè)有和輸 入數(shù)據(jù)同步的外時鐘、PXI底板同步時鐘、DDS可控時鐘、和輸出數(shù)據(jù)同步的一個可供被測 電路使用的輸出同步時鐘。
4.根據(jù)權(quán)利要求3所述的一種基于PXI總線的數(shù)字測試模塊，其特征在于所述的PXI 底板同步時鐘是一個IOM的時鐘，是多模塊同步工作時提供的一個基準(zhǔn)時鐘。
5.根據(jù)權(quán)利要求3所述的一種基于PXI總線的數(shù)字測試模塊，其特征在于所述的DDS 可控時鐘是DDS芯片輸出的一個步進達到0. 002Hz的輸入時鐘。
6.根據(jù)權(quán)利要求1所述的一種基于PXI總線的數(shù)字測試模塊，其特征在于所述的信 號連接器為一個雙層68針，可實現(xiàn)48路信號輸入輸出的信號連接器。
專利摘要一種基于PXI總線的數(shù)字測試模塊，其FPGA功能電路部分包括總線接口控制單元、中央譯碼控制單元、地址產(chǎn)生單元、時鐘選擇單元、ZBTRAM控制單元、多模塊同步控制單元、觸發(fā)控制單元；數(shù)據(jù)通過PXI總線經(jīng)過PXI接口電路傳送給FPGA功能電路，然后存入數(shù)據(jù)輸出SRAM和數(shù)據(jù)輸入輸出控制SRAM中；使用者確定的控制命令通過PXI總線發(fā)送到數(shù)字測試模塊；最后數(shù)據(jù)輸入SRAM、輸入輸出控制SRAM、數(shù)據(jù)輸出SRAM在同一個時鐘節(jié)拍下協(xié)同工作，數(shù)據(jù)經(jīng)過輸出驅(qū)動器和信號連接器發(fā)到指定的數(shù)字電路中，與此同時采集響應(yīng)數(shù)據(jù)經(jīng)過輸入驅(qū)動器儲存在數(shù)據(jù)輸入SRAM中；測試完畢后把數(shù)據(jù)輸入SRAM中的數(shù)據(jù)上傳到上位機上。
文檔編號G01R31/3177GK201886122SQ20102061556
公開日2011年6月29日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者馮民芳, 張紅兵, 梅敏鵬, 白雪, 郭敏敏 申請人:中國電子科技集團公司第十四研究所