專利名稱：基于多fpga的波束形成器輸出數(shù)據(jù)帶寬控制裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及FPGA技術(shù)及數(shù)字波束形成計(jì)算領(lǐng)域，具體涉及一種基于多FPGA的波 束形成器輸出數(shù)據(jù)帶寬控制裝置。
背景技術(shù)：
波束形成計(jì)算是信號處理領(lǐng)域的一種常用的信號處理方式，在聲納信號處理，雷 達(dá)信號處理，超聲波探測等領(lǐng)域具有很廣泛的應(yīng)用。在這些應(yīng)用中，如果探測或者掃描的范 圍很大、實(shí)時(shí)性要求很高，經(jīng)過波束形成計(jì)算后，得到的與每個(gè)空間位置對應(yīng)的波束形成結(jié) 果總數(shù)據(jù)量將達(dá)到極其龐大的規(guī)模，遠(yuǎn)遠(yuǎn)超過系統(tǒng)后續(xù)的數(shù)據(jù)傳輸和分析能力。因此，實(shí)際 應(yīng)用中往往需要通過選用合適的閾值，對波束形成器輸出的結(jié)果進(jìn)行篩選，僅保留強(qiáng)度超 過閾值的一部分波束形成結(jié)果，從而將后續(xù)待處理的數(shù)據(jù)總量控制在一定范圍。近些年，現(xiàn)場可編程門陣列(FieldProgrammable Gate Array, FPGA)技術(shù) 得到了快速的發(fā)展，F(xiàn)PGA開始應(yīng)用于聲納、雷達(dá)等系統(tǒng)的數(shù)字波束形成算法(Digital beamforming)，出現(xiàn)了一種新的數(shù)字波束形成器的解決方案?；贔PGA的數(shù)字波束形成器 的實(shí)現(xiàn)方案同時(shí)利用了傳統(tǒng)軟件和硬件實(shí)現(xiàn)方案的優(yōu)點(diǎn)，不但保證了系統(tǒng)的高性能，而且 增加了系統(tǒng)的通用性、靈活性，因此正得到越來越廣泛的應(yīng)用。同樣的，基于FPGA的數(shù)字波 束形成器也面臨著前文提到的帶寬控制問題。不僅如此，在一些高性能波束形成器中，由于 大規(guī)模實(shí)時(shí)運(yùn)算的需要，往往對探測范圍或整體計(jì)算過程進(jìn)行合理的劃分、利用多片F(xiàn)PGA 進(jìn)行分布式并行計(jì)算。但是，由于某一目標(biāo)往往僅處于某一特定的空間位置，為保證對目標(biāo) 的探測精度，不能在各個(gè)并行處理FPGA之間對系統(tǒng)帶寬進(jìn)行簡單的平均分配，而需要找到 一種合適的帶寬控制方法，使得在整個(gè)探測范圍內(nèi)，隨著目標(biāo)位置和形態(tài)的變化，系統(tǒng)帶寬 都能夠被有效的分配到目標(biāo)位置。

發(fā)明內(nèi)容
本發(fā)明提供了一種基于多FPGA的數(shù)字波束形成器輸出數(shù)據(jù)帶寬控制裝置，適用 于多FPGA并行波束形成計(jì)算系統(tǒng)，通過兩級帶寬控制方法，在整個(gè)探測范圍對系統(tǒng)帶寬進(jìn) 行動態(tài)的分配，能比較合理的保留有效的波束形成結(jié)果。一種基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，包括N個(gè)初級帶寬控制單元，位于N個(gè)信號處理FPGA單元中，與N個(gè)并行波束形成計(jì) 算模塊一一對應(yīng)，用于分別對每個(gè)并行波束形成計(jì)算模塊輸出的波束形成結(jié)果進(jìn)行帶寬控 制，得到在系統(tǒng)帶寬允許量以內(nèi)的有效波束形成結(jié)果數(shù)據(jù)，并發(fā)送到數(shù)據(jù)接口 FPGA單元；一個(gè)數(shù)據(jù)接口 FPGA單元，為次級帶寬控制單元，用于從N個(gè)信號處理FPGA單元中 接收所述的有效波束形成結(jié)果數(shù)據(jù)，并對接收到的有效波束形成結(jié)果數(shù)據(jù)進(jìn)行帶寬控制， 將數(shù)據(jù)總量控制在系統(tǒng)設(shè)定的帶寬以內(nèi)，得到在系統(tǒng)帶寬允許量以內(nèi)的最優(yōu)波束形成結(jié)果 數(shù)據(jù)，作為整個(gè)波束形成器輸出最終數(shù)據(jù)，并傳輸?shù)酵ㄓ嵦幚砥?；所述的最?yōu)波束形成結(jié)果 數(shù)據(jù)是選擇自N個(gè)信號處理FPGA單元的有效波束形成結(jié)果數(shù)據(jù)中的、相對強(qiáng)度較大的一部分有效波束形成結(jié)果數(shù)據(jù)，并保證最終數(shù)據(jù)總量不超過系統(tǒng)帶寬允許量；一個(gè)通訊處理器，用于通過自身的標(biāo)準(zhǔn)數(shù)據(jù)讀寫接口，從數(shù)據(jù)接口 FPGA單元讀取 整個(gè)波束形成器輸出最終數(shù)據(jù)，并傳輸或存儲到后續(xù)處理設(shè)備。其中，所述的每個(gè)初級帶寬控制單元，包括第一參數(shù)接收模塊、第1級帶寬控制模 塊、本地存儲器、存儲器控制模塊和數(shù)據(jù)發(fā)送模塊，所述的第一參數(shù)接收模塊，用于通過專門的命令設(shè)置通道，接收所述的通訊處理 器設(shè)定的帶寬控制參數(shù)，并提供給第1級帶寬控制模塊；所述的帶寬控制參數(shù)包括當(dāng)前設(shè) 定帶寬、帶寬控制邏輯內(nèi)部相關(guān)的參數(shù)等；所述的第1級帶寬控制模塊，用于對并行波束形成計(jì)算模塊輸出的波束形成結(jié)果 進(jìn)行第1級帶寬控制，并輸出有效波束形成結(jié)果數(shù)據(jù)，數(shù)據(jù)總量控制在設(shè)定帶寬內(nèi)；所述的本地存儲器，用于存儲由第1級帶寬控制模塊輸出的有效波束形成結(jié)果數(shù) 據(jù)；所述的存儲器控制模塊，用于實(shí)現(xiàn)對本地存儲器的讀寫控制，將第1級帶寬控制 模塊輸出的有效波束形成結(jié)果數(shù)據(jù)首先存入到本地存儲器，然后在數(shù)據(jù)發(fā)送模塊需要發(fā)送 數(shù)據(jù)時(shí)從本地存儲器內(nèi)讀出有效波束形成結(jié)果數(shù)據(jù)并提供給數(shù)據(jù)發(fā)送模塊；所述的數(shù)據(jù)發(fā)送模塊，用于在被數(shù)據(jù)接口 FPGA單元選中的狀態(tài)下，發(fā)送有效波束 形成結(jié)果數(shù)據(jù)到數(shù)據(jù)接口 FPGA單元；所述的第一參數(shù)接收模塊、第1級帶寬控制模塊、存儲器控制模塊、數(shù)據(jù)發(fā)送模塊 和并行波束形成計(jì)算模塊位于同一片F(xiàn)PGA芯片內(nèi)，所述的FPGA芯片和本地存儲器構(gòu)成信 號處理FPGA單元。其中，所述的數(shù)據(jù)接口 FPGA單元包括N個(gè)數(shù)據(jù)接收模塊，與所述的N個(gè)信號處理FPGA單元一一對應(yīng)地連接，用于分別 接收所述的N個(gè)信號處理FPGA單元發(fā)送的有效波束形成結(jié)果數(shù)據(jù)；優(yōu)選采用串行數(shù)據(jù)傳輸 協(xié)議完成數(shù)據(jù)的傳輸，以減少數(shù)據(jù)傳輸所需的FPGA管腳資源消耗，簡化系統(tǒng)硬件連接的設(shè) 計(jì)。數(shù)據(jù)通道切換模塊，用于根據(jù)當(dāng)前的通道優(yōu)先級，切換來自N個(gè)數(shù)據(jù)接收模塊的 有效波束形成結(jié)果數(shù)據(jù)，任一時(shí)刻最多有一個(gè)數(shù)據(jù)接收模塊對應(yīng)的通道被選中并進(jìn)行數(shù)據(jù) 傳輸，未選中的數(shù)據(jù)接收模塊對應(yīng)的通道則處于等待狀態(tài)而未進(jìn)行數(shù)據(jù)傳輸；第2級帶寬控制模塊，用于對數(shù)據(jù)通道切換模塊輸出的波束形成結(jié)果數(shù)據(jù)進(jìn)行第 2級帶寬控制，在并行的N個(gè)信號處理FPGA單元之間進(jìn)行帶寬的動態(tài)分配，從而將發(fā)送到通 訊處理器的最終數(shù)據(jù)的總量控制在設(shè)定帶寬內(nèi)；處理器數(shù)據(jù)讀取FIFO，用于存儲由第2級帶寬控制模塊輸出的波束形成計(jì)算結(jié) 果；讀取請求產(chǎn)生模塊，用于監(jiān)測處理器數(shù)據(jù)讀取FIFO內(nèi)當(dāng)前存有的數(shù)據(jù)量，當(dāng)數(shù)據(jù) 量達(dá)到設(shè)定值后，給出數(shù)據(jù)讀取請求到通訊處理器，通訊處理器接收到該請求即進(jìn)行一次 數(shù)據(jù)讀取操作；所述的設(shè)定值為與通訊處理器約定的一批次處理的數(shù)據(jù)量，受到接口 FPGA 資源和處理器的性能制約；第二參數(shù)接收模塊，用于接收通訊處理器設(shè)定的帶寬控制參數(shù)，包括當(dāng)前設(shè)定帶 寬、帶寬控制邏輯內(nèi)部相關(guān)的參數(shù)等，并提供給第2級帶寬控制模塊；
處理器數(shù)據(jù)讀寫接口，用于通訊處理器與數(shù)據(jù)接口 FPGA單元中的處理器數(shù)據(jù)讀 取FIFO、讀取請求產(chǎn)生模塊和第二參數(shù)接收模塊之間進(jìn)行數(shù)據(jù)讀寫交互，與通訊處理器自 身的標(biāo)準(zhǔn)數(shù)據(jù)接口兼容。其中，所述的通訊處理器采用嵌入式處理器。其中，所述的第1級帶寬控制模塊和第2級帶寬控制模塊，可以為現(xiàn)有技術(shù)中的帶 寬控制模塊，也可以是為以下優(yōu)選的技術(shù)方案。所述的第1級帶寬控制模塊和第2級帶寬控制模塊，包括閾值比較單元，用于比較當(dāng)前波束形成結(jié)果的強(qiáng)度值和閾值，得到比較差值；和判 斷該強(qiáng)度是否超過預(yù)設(shè)的波束形成強(qiáng)度最小值，得到判斷結(jié)果；所述的預(yù)設(shè)的波束形成強(qiáng) 度最小值略大于環(huán)境噪聲的強(qiáng)度值，一般為環(huán)境噪聲的強(qiáng)度值的2 4倍，該值遠(yuǎn)小于初始 閾值或調(diào)整步驟中的閾值；允許存儲總量計(jì)算單元，用于根據(jù)當(dāng)前波束形成結(jié)果的坐標(biāo)，計(jì)算本幀波束形成 結(jié)果中，在當(dāng)前坐標(biāo)位置及該坐標(biāo)位置以前的空間內(nèi)，允許被存儲的波束形成結(jié)果總量；所 述的當(dāng)前坐標(biāo)位置及該坐標(biāo)位置以前的空間是指與探測器之間的物理距離不超過該坐標(biāo) 位置的探測空間；實(shí)際已存儲總量統(tǒng)計(jì)單元，用于統(tǒng)計(jì)在本幀波束形成結(jié)果中在當(dāng)前坐標(biāo)位置已經(jīng) 被存儲的波束形成結(jié)果總量；存儲總量比較單元，用于實(shí)時(shí)地比較所述的在當(dāng)前坐標(biāo)位置允許被存儲的波束形 成結(jié)果總量和已經(jīng)被存儲的波束形成結(jié)果總量，得到比較結(jié)果；閾值調(diào)整單元，用于根據(jù)所述的存儲總量比較單元給出的比較結(jié)果和所述的閾值 比較單元給出的比較差值和判斷結(jié)果，動態(tài)調(diào)整所述的閾值比較單元所使用的閾值；其包 括差值累加器，用于對超過預(yù)設(shè)的波束形成強(qiáng)度最小值的波束強(qiáng)度與閾值的比較差 值進(jìn)行差值累加；累加次數(shù)計(jì)數(shù)器，用于統(tǒng)計(jì)當(dāng)前差值累加器完成的累加次數(shù)，并判斷該累加次數(shù) 是否超過設(shè)定值；閾值調(diào)整模塊，用于在累加次數(shù)超過設(shè)定值時(shí)，根據(jù)所述的存儲總量比較單元給 出的比較結(jié)果和差值累加的結(jié)果，估計(jì)需要調(diào)整的步長，計(jì)算并更新閾值，并使得差值累加 器和累加次數(shù)計(jì)數(shù)器復(fù)位歸零；在累加次數(shù)未超過設(shè)定值時(shí)，不進(jìn)行操作；根據(jù)所述的閾值比較單元給出的比較差值，將強(qiáng)度大于閾值的波束的坐標(biāo)和強(qiáng)度 作為有效波束形成結(jié)果數(shù)據(jù)。上述的第1級帶寬控制模塊和第2級帶寬控制模塊中，采用各單元并行、流水線操 作，與波束形成器同步工作，避免了對大容量高速緩存的要求。本發(fā)明的波束形成器輸出數(shù)據(jù)帶寬控制裝置通過在數(shù)據(jù)接口 FPGA和每個(gè)信號處 理FPGA單元內(nèi)部各設(shè)置一個(gè)帶寬控制模塊進(jìn)行兩級帶寬控制。其中，第1級帶寬控制針對 本并行信號處理FPGA單元給出的波束形成結(jié)果而言，僅對局部范圍進(jìn)行數(shù)據(jù)帶寬控制；第 2級帶寬控制針對接收到的多個(gè)并行信號處理FPGA單元上傳數(shù)據(jù)而言，對整個(gè)探測范圍的 數(shù)據(jù)進(jìn)行帶寬控制。這樣，不僅保證了整個(gè)波束形成器輸出數(shù)據(jù)的最終帶寬被控制在系統(tǒng) 設(shè)定值，而且在波束形成器由多個(gè)并行處理FPGA單元組成的情況下，仍然能夠保留有效的波束形成結(jié)果，實(shí)現(xiàn)帶寬在整個(gè)探測范圍內(nèi)的合理分配。本發(fā)明的波束形成器輸出數(shù)據(jù)帶寬控制裝置適用于采用多FPGA單元分布式并行 計(jì)算架構(gòu)進(jìn)行數(shù)字波束形成計(jì)算的系統(tǒng)。本發(fā)明具有以下有益的技術(shù)效果采用本發(fā)明的波束形成器輸出數(shù)據(jù)帶寬控制裝置，能夠?qū)⑾到y(tǒng)設(shè)定的數(shù)據(jù)帶寬動 態(tài)分配在有效的探測目標(biāo)位置處，因此在整個(gè)探測范圍內(nèi)，都能比較合理的保留有效的波 束形成結(jié)果。


圖1為本發(fā)明的波束形成器輸出數(shù)據(jù)帶寬控制裝置的整體結(jié)構(gòu)示意框圖；圖2為本發(fā)明的波束形成器輸出數(shù)據(jù)帶寬控制裝置中內(nèi)部結(jié)構(gòu)示意框圖；圖3為采用本發(fā)明帶寬控制裝置進(jìn)行帶寬控制的總過程示意圖。
具體實(shí)施例方式下面結(jié)合實(shí)施例和附圖來詳細(xì)說明本發(fā)明，但本發(fā)明并不僅限于此。如圖1所示，一種基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，包括N個(gè)初級帶寬控制單元140，位于N個(gè)信號處理FPGA單元130中，與N個(gè)并行波束 形成計(jì)算模塊一一對應(yīng)，用于分別對每個(gè)并行波束形成計(jì)算模塊輸出的波束形成結(jié)果進(jìn)行 第1級帶寬控制，得到在系統(tǒng)帶寬允許量以內(nèi)的有效波束形成結(jié)果數(shù)據(jù)，并發(fā)送到數(shù)據(jù)接 口 FPGA 單元 120。一個(gè)數(shù)據(jù)接口 FPGA單元120，為次級帶寬控制單元，用于從N個(gè)執(zhí)行并行信號處理 的信號處理FPGA單元130中接收有效波束形成結(jié)果數(shù)據(jù)，并對接收到的有效波束形成結(jié)果 數(shù)據(jù)進(jìn)行第2級帶寬控制，將數(shù)據(jù)總量控制在系統(tǒng)設(shè)定的帶寬以內(nèi)，得到在系統(tǒng)帶寬允許 量以內(nèi)的最優(yōu)波束形成結(jié)果數(shù)據(jù)，作為整個(gè)波束形成器輸出最終數(shù)據(jù)，并傳輸?shù)酵ㄓ嵦幚?器110。所述的最優(yōu)波束形成結(jié)果數(shù)據(jù)是選擇自N個(gè)信號處理FPGA單元130發(fā)送的有效波 束形成結(jié)果數(shù)據(jù)中的、相對強(qiáng)度較大的一部分有效波束形成結(jié)果數(shù)據(jù)，并保證最終數(shù)據(jù)總 量不超過系統(tǒng)帶寬允許量。一個(gè)通訊處理器110，用于通過自身的標(biāo)準(zhǔn)數(shù)據(jù)讀寫接口，如PCI (Peripheral Component Interconnect)、Local Bus、EMIF(External Memory Interface)等，從數(shù)據(jù)接 口 FPGA單元120讀取整個(gè)波束形成器輸出最終數(shù)據(jù)，并利用以太網(wǎng)或其他傳輸方式將波束 形成結(jié)果最終數(shù)據(jù)發(fā)送到PC等后續(xù)處理設(shè)備，或者直接存儲到硬盤以備查詢分析。通訊處 理器110采用嵌入式處理器。為節(jié)約FPGA資源、簡化設(shè)計(jì)，數(shù)據(jù)接口 FPGA單元12 0采用自定義的數(shù)據(jù)傳輸協(xié)議 從各個(gè)信號處理FPGA單元130獲取數(shù)據(jù)，通?？梢允腔贚VDS差分信號的高速傳輸協(xié)議。為了進(jìn)一步說明本發(fā)明，本實(shí)施例還提供了上述的基于多FPGA的波束形成器輸 出數(shù)據(jù)帶寬控制裝置內(nèi)部的詳細(xì)結(jié)構(gòu)示意框圖，如圖2所示。圖2中，每個(gè)初級帶寬控制單元140，包括第一參數(shù)接收模塊330、第1級帶寬控制 模塊320、本地存儲器360、存儲器控制模塊340和數(shù)據(jù)發(fā)送模塊350，其中，第一參數(shù)接收模塊330，用于通過專門的命令設(shè)置通道，例如I2C總線、SPI總線
7的帶寬控制參數(shù)，并提供給第1級帶寬控制模塊320 ；其中，帶寬控 制參數(shù)包括當(dāng)前設(shè)定帶寬、帶寬控制邏輯內(nèi)部相關(guān)的參數(shù)等；第1級帶寬控制模塊320，用于對并行波束形成計(jì)算模塊310輸出的波束形成結(jié)果 進(jìn)行第1級帶寬控制，通過動態(tài)的改變波束形成結(jié)果篩選閾值，將輸出的有效波束形成結(jié) 果數(shù)據(jù)的總量控制在設(shè)定帶寬內(nèi)；本地存儲器360，用于存儲由第1級帶寬控制模塊320輸出的有效波束形成結(jié)果數(shù) 據(jù)；存儲器控制模塊340，用于實(shí)現(xiàn)對本地存儲器360的讀寫控制，將第1級帶寬控制 模塊320輸出的有效波束形成結(jié)果數(shù)據(jù)首先存入到本地存儲器360，然后在數(shù)據(jù)發(fā)送模塊 350需要發(fā)送數(shù)據(jù)時(shí)從本地存儲器360內(nèi)讀出有效波束形成結(jié)果數(shù)據(jù)并提供給數(shù)據(jù)發(fā)送模 塊 350 ；數(shù)據(jù)發(fā)送模塊350，用于在被數(shù)據(jù)接口 FPGA單元內(nèi)部數(shù)據(jù)通道切換模塊選中的狀 態(tài)下，發(fā)送有效波束形成結(jié)果數(shù)據(jù)到數(shù)據(jù)接口 FPGA單元120。當(dāng)本通道未被選中狀態(tài)下，本 數(shù)據(jù)發(fā)送模塊350處于空閑狀態(tài)。第一參數(shù)接收模塊330、第1級帶寬控制模塊320、存儲器控制模塊340、數(shù)據(jù)發(fā)送 模塊350和并行波束形成計(jì)算模塊310位于同一片F(xiàn)PGA芯片內(nèi)，F(xiàn)PGA芯片和本地存儲器 360構(gòu)成信號處理FPGA單元130。圖2中，數(shù)據(jù)接口 FPGA單元120包括N個(gè)數(shù)據(jù)接收模塊210，與信號處理FPGA單元130—一對應(yīng)地連接，用于分別接收 N個(gè)信號處理FPGA單元130發(fā)送的有效波束形成結(jié)果數(shù)據(jù)；該模塊僅在被數(shù)據(jù)通道切換模 塊220選通的狀態(tài)下，才從對應(yīng)的信號處理FPGA單元130接收數(shù)據(jù)。這里采用串行數(shù)據(jù)傳 輸協(xié)議完成數(shù)據(jù)的傳輸，以減少數(shù)據(jù)傳輸所需的FPGA管腳資源消耗，簡化系統(tǒng)硬件連接的 設(shè)計(jì)。數(shù)據(jù)通道切換模塊220，用于切換來自N個(gè)數(shù)據(jù)接收模塊210的數(shù)據(jù)。在數(shù)據(jù)通道 切換模塊220內(nèi)部，首先對數(shù)據(jù)接收模塊210接收到的來自各信號處理FPGA單元130的數(shù) 據(jù)進(jìn)行解析從而獲取數(shù)據(jù)的位置信息，然后根據(jù)位置信息為各信號處理FPGA單元130設(shè)定 數(shù)據(jù)傳輸優(yōu)先級，保證來自不同信號處理FPGA單元130的數(shù)據(jù)基本處于同一距離(來自同 一反射源)。任一時(shí)刻，僅有優(yōu)先級最高的一個(gè)信號處理FPGA單元130的數(shù)據(jù)被選通，來自 該單元的數(shù)據(jù)被傳輸?shù)綆捒刂颇K230 ； 第2級帶寬控制模塊230，用于對數(shù)據(jù)通道切換模塊220輸出的波束形成結(jié)果數(shù)據(jù) 進(jìn)行第2級帶寬控制，在并行的N個(gè)信號處理FPGA單元之間進(jìn)行帶寬的動態(tài)分配，從而將 發(fā)送到通訊處理器110的最終數(shù)據(jù)的總量控制在設(shè)定帶寬內(nèi)。由于數(shù)據(jù)通道切換模塊220 輸出的波束結(jié)果數(shù)據(jù)所處的物理位置基本接近，波束形成結(jié)果具有相近的波束強(qiáng)度。在某 一探測位置處，當(dāng)系統(tǒng)帶寬較寬裕時(shí)，可以充分保留來自N個(gè)信號處理FPGA單元130的波 束結(jié)果數(shù)據(jù)；而當(dāng)系統(tǒng)帶寬較緊張時(shí)，僅僅選擇并保存帶寬允許的、相對強(qiáng)度較大的一部分 波束結(jié)果，實(shí)現(xiàn)整個(gè)探測范圍的帶寬靈活分配；處理器數(shù)據(jù)讀取FIF0240，用于存儲經(jīng)第2級帶寬控制模塊230進(jìn)行第2級帶寬控 制后輸出的的波束形成結(jié)果數(shù)據(jù)；讀取請求產(chǎn)生模塊250，用于監(jiān)測處理器數(shù)據(jù)讀取FIF0240內(nèi)當(dāng)前存有的數(shù)據(jù)量，當(dāng)數(shù)據(jù)量達(dá)到設(shè)定值后，給出數(shù)據(jù)讀取請求到通訊處理器110，通訊處理器110接收到該請 求即進(jìn)行一次數(shù)據(jù)讀取操作；所述的設(shè)定值為與通訊處理器約定的一批次處理的數(shù)據(jù)量， 受到接口 FPGA資源和處理器的性能制約； 第二參數(shù)接收模塊260，用于接收通訊處理器110設(shè)定的各類參數(shù)，包括當(dāng)前設(shè)定 帶寬、帶寬控制邏輯內(nèi)部相關(guān)的參數(shù)等，并提供給第2級帶寬控制模塊230。當(dāng)前設(shè)定帶 寬是當(dāng)前系統(tǒng)輸出的目標(biāo)帶寬，兩級帶寬控制都以此帶寬為控制指標(biāo)；帶寬控制邏輯內(nèi)部 參數(shù)包括帶寬控制間隔、調(diào)整步進(jìn)等，用于根據(jù)實(shí)際應(yīng)用需要靈活配置；第二參數(shù)接收模塊 260使用處理器數(shù)據(jù)讀寫接口 270獲取參數(shù)信息。處理器數(shù)據(jù)讀寫接口 270，用于數(shù)據(jù)接口 FPGA單元120與通訊處理器110之間進(jìn) 行數(shù)據(jù)讀寫交互，包括通訊處理器110與處理器數(shù)據(jù)讀取FIF0240、讀取請求產(chǎn)生模塊250 和第二參數(shù)接收模塊260之間進(jìn)行數(shù)據(jù)讀寫交互，與處理器自身的標(biāo)準(zhǔn)數(shù)據(jù)接口兼容。為了進(jìn)一步詳細(xì)說明帶寬控制，本實(shí)施例還給出第1級帶寬控制模塊320和第2 級帶寬控制模塊230的內(nèi)部結(jié)構(gòu)說明。第1級帶寬控制模塊320和第2級帶寬控制模塊230均包括閾值比較單元，用于比較當(dāng)前波束形成結(jié)果的強(qiáng)度值和閾值，得到比較差值；和判 斷該強(qiáng)度是否超過預(yù)設(shè)的波束形成強(qiáng)度最小值，得到判斷結(jié)果；所述的預(yù)設(shè)的波束形成強(qiáng) 度最小值略大于環(huán)境噪聲的強(qiáng)度值，一般為環(huán)境噪聲的強(qiáng)度值的2 4倍，該值遠(yuǎn)小于初始 閾值或調(diào)整步驟中的閾值；允許存儲總量計(jì)算單元，用于根據(jù)當(dāng)前波束形成結(jié)果的坐標(biāo)，計(jì)算本幀波束形成 結(jié)果中，在當(dāng)前坐標(biāo)位置及該坐標(biāo)位置以前的空間內(nèi)，允許被存儲的波束形成結(jié)果總量；所 述的當(dāng)前坐標(biāo)位置及該坐標(biāo)位置以前的空間是指與探測器之間的物理距離不超過該坐標(biāo) 位置的探測空間；實(shí)際已存儲總量統(tǒng)計(jì)單元，用于統(tǒng)計(jì)在本幀波束形成結(jié)果中在當(dāng)前坐標(biāo)位置已經(jīng) 被存儲的波束形成結(jié)果總量；存儲總量比較單元，用于實(shí)時(shí)地比較所述的在當(dāng)前坐標(biāo)位置允許被存儲的波束形 成結(jié)果總量和已經(jīng)被存儲的波束形成結(jié)果總量，得到比較結(jié)果；閾值調(diào)整單元，用于根據(jù)所述的存儲總量比較單元給出的比較結(jié)果和所述的閾值 比較單元給出的比較差值和判斷結(jié)果，動態(tài)調(diào)整所述的閾值比較單元所使用的閾值；其包 括差值累加器，用于對超過預(yù)設(shè)的波束形成強(qiáng)度最小值的波束強(qiáng)度與閾值的比較差 值進(jìn)行差值累加；累加次數(shù)計(jì)數(shù)器，用于統(tǒng)計(jì)當(dāng)前差值累加器完成的累加次數(shù)，并判斷該累加次數(shù) 是否超過設(shè)定值；閾值調(diào)整模塊，用于在累加次數(shù)超過設(shè)定值時(shí)，根據(jù)所述的存儲總量比較單元給 出的比較結(jié)果和差值累加的結(jié)果，估計(jì)需要調(diào)整的步長，計(jì)算并更新閾值，并使得差值累加 器和累加次數(shù)計(jì)數(shù)器復(fù)位歸零；在累加次數(shù)未超過設(shè)定值時(shí)，不進(jìn)行操作；根據(jù)所述的閾值比較單元給出的比較差值，將強(qiáng)度大于閾值的波束的坐標(biāo)和強(qiáng)度 作為有效波束形成結(jié)果數(shù)據(jù)。上述的第1級帶寬控制模塊和第2級帶寬控制模塊中，采用各單元并行、流水線操作，與波束形成器同步工作，避免了對大容量高速緩存的要求。 圖3給出了采用本發(fā)明裝置進(jìn)行帶寬控制的總過程示意圖。在各個(gè)信號處理FPGA 單元130中計(jì)算得到的波束形成結(jié)果數(shù)據(jù)量極大，經(jīng)過每個(gè)信號處理FPGA單元130內(nèi)部的 帶寬控制之后，本地存儲和傳輸?shù)綌?shù)據(jù)接口 FPGA單元120的數(shù)據(jù)量將小于等于系統(tǒng)設(shè)定的 帶寬M ；在數(shù)據(jù)接口 FPGA單元120內(nèi)部，對接收到的總量在MXN以內(nèi)的波束結(jié)果數(shù)據(jù)進(jìn)行 第2級帶寬控制，從而控制發(fā)送到通訊處理器110的最終數(shù)據(jù)量小于等于系統(tǒng)設(shè)定的帶寬 M0
權(quán)利要求
1.一種基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，其特征在于，包括N個(gè)初級帶寬控制單元，位于N個(gè)信號處理FPGA單元中，與N個(gè)并行波束形成計(jì)算模塊 一一對應(yīng)，用于分別對每個(gè)并行波束形成計(jì)算模塊輸出的波束形成結(jié)果進(jìn)行帶寬控制，得 到在系統(tǒng)帶寬允許量以內(nèi)的有效波束形成結(jié)果數(shù)據(jù)，并發(fā)送到數(shù)據(jù)接口 FPGA單元；一個(gè)數(shù)據(jù)接口 FPGA單元，為次級帶寬控制單元，用于從N個(gè)信號處理FPGA單元中接 收所述的有效波束形成結(jié)果數(shù)據(jù)，并對接收到的有效波束形成結(jié)果數(shù)據(jù)進(jìn)行帶寬控制，將 數(shù)據(jù)總量控制在系統(tǒng)設(shè)定的帶寬以內(nèi)，得到在系統(tǒng)帶寬允許量以內(nèi)的最優(yōu)波束形成結(jié)果數(shù) 據(jù)，作為整個(gè)波束形成器輸出最終數(shù)據(jù)，并傳輸?shù)酵ㄓ嵦幚砥?；一個(gè)通訊處理器，用于通過自身的標(biāo)準(zhǔn)數(shù)據(jù)讀寫接口，從數(shù)據(jù)接口 FPGA單元讀取整個(gè) 波束形成器輸出最終數(shù)據(jù)，并傳輸或存儲到后續(xù)處理設(shè)備。
2.如權(quán)利要求1所述的基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，其特征在 于，所述的每個(gè)初級帶寬控制單元，包括第一參數(shù)接收模塊、第1級帶寬控制模塊、本地存 儲器、存儲器控制模塊和數(shù)據(jù)發(fā)送模塊，其中，所述的第一參數(shù)接收模塊，用于通過專門的命令設(shè)置通道，接收所述的通訊處理器設(shè) 定的帶寬控制參數(shù)，并提供給第1級帶寬控制模塊；所述的第1級帶寬控制模塊，用于對并行波束形成計(jì)算模塊輸出的波束形成結(jié)果進(jìn)行 第1級帶寬控制，并輸出有效波束形成結(jié)果數(shù)據(jù)，數(shù)據(jù)總量控制在設(shè)定帶寬內(nèi)；所述的本地存儲器，用于存儲由第1級帶寬控制模塊輸出的有效波束形成結(jié)果數(shù)據(jù)； 所述的存儲器控制模塊，用于實(shí)現(xiàn)對本地存儲器的讀寫控制，將第1級帶寬控制模塊 輸出的有效波束形成結(jié)果數(shù)據(jù)首先存入到本地存儲器，然后在數(shù)據(jù)發(fā)送模塊需要發(fā)送數(shù)據(jù) 時(shí)從本地存儲器內(nèi)讀出有效波束形成結(jié)果數(shù)據(jù)并提供給數(shù)據(jù)發(fā)送模塊；所述的數(shù)據(jù)發(fā)送模塊，用于在被數(shù)據(jù)接口 FPGA單元選中的狀態(tài)下，發(fā)送有效波束形成 結(jié)果數(shù)據(jù)到數(shù)據(jù)接口 FPGA單元；所述的第一參數(shù)接收模塊、第1級帶寬控制模塊、存儲器控制模塊、數(shù)據(jù)發(fā)送模塊和并 行波束形成計(jì)算模塊位于同一片F(xiàn)PGA芯片內(nèi)，所述的FPGA芯片和本地存儲器構(gòu)成信號處 理FPGA單元。
3.如權(quán)利要求1所述的基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，其特征在 于，所述的數(shù)據(jù)接口 FPGA單元包括N個(gè)數(shù)據(jù)接收模塊，與所述的N個(gè)信號處理FPGA單元一一對應(yīng)地連接，用于分別接收所 述的N個(gè)信號處理FPGA單元發(fā)送的有效波束形成結(jié)果數(shù)據(jù)；數(shù)據(jù)通道切換模塊，用于根據(jù)當(dāng)前的通道優(yōu)先級，切換來自N個(gè)數(shù)據(jù)接收模塊的有效 波束形成結(jié)果數(shù)據(jù)，任一時(shí)刻最多有一個(gè)數(shù)據(jù)接收模塊對應(yīng)的通道被選中并進(jìn)行數(shù)據(jù)傳 輸，未選中的數(shù)據(jù)接收模塊對應(yīng)的通道則處于等待狀態(tài)而未進(jìn)行數(shù)據(jù)傳輸；第2級帶寬控制模塊，用于對數(shù)據(jù)通道切換模塊輸出的波束形成結(jié)果數(shù)據(jù)進(jìn)行第2級 帶寬控制，在并行的N個(gè)信號處理FPGA單元之間進(jìn)行帶寬的動態(tài)分配，從而將發(fā)送到通訊 處理器的最終數(shù)據(jù)的總量控制在設(shè)定帶寬內(nèi)；處理器數(shù)據(jù)讀取FIFO，用于存儲由第2級帶寬控制模塊輸出的波束形成計(jì)算結(jié)果； 讀取請求產(chǎn)生模塊，用于監(jiān)測處理器數(shù)據(jù)讀取FIFO內(nèi)當(dāng)前存有的數(shù)據(jù)量，當(dāng)數(shù)據(jù)量達(dá) 到設(shè)定值后，給出數(shù)據(jù)讀取請求到通訊處理器，通訊處理器接收到該請求即進(jìn)行一次數(shù)據(jù)讀取操作；第二參數(shù)接收模塊，用于接收通訊處理器設(shè)定的帶寬控制參數(shù)，并提供給第2級帶寬 控制模塊；處理器數(shù)據(jù)讀寫接口，用于通訊處理器與數(shù)據(jù)接口 FPGA單元中的處理器數(shù)據(jù)讀取 FIFO、讀取請求產(chǎn)生模塊和第二參數(shù)接收模塊之間進(jìn)行數(shù)據(jù)讀寫交互，與通訊處理器自身 的標(biāo)準(zhǔn)數(shù)據(jù)接口兼容。
4.如權(quán)利要求3所述的基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，其特征在 于，所述的N個(gè)數(shù)據(jù)接收模塊與N個(gè)信號處理FPGA單元之間的數(shù)據(jù)傳輸采用串行數(shù)據(jù)傳輸 協(xié)議完成。
5.如權(quán)利要求1所述的基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，其特征在 于，所述的通訊處理器采用嵌入式處理器。
6.如權(quán)利要求2或3所述的基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，其特征 在于，所述的第1級帶寬控制模塊或第2級帶寬控制模塊，包括閾值比較單元，用于比較當(dāng)前波束形成結(jié)果的強(qiáng)度值和閾值，得到比較差值；和判斷該 強(qiáng)度是否超過預(yù)設(shè)的波束形成強(qiáng)度最小值，得到判斷結(jié)果；允許存儲總量計(jì)算單元，用于根據(jù)當(dāng)前波束形成結(jié)果的坐標(biāo)，計(jì)算本幀波束形成結(jié)果 中，在當(dāng)前坐標(biāo)位置及該坐標(biāo)位置以前的空間內(nèi)，允許被存儲的波束形成結(jié)果總量；實(shí)際已存儲總量統(tǒng)計(jì)單元，用于統(tǒng)計(jì)在本幀波束形成結(jié)果中在當(dāng)前坐標(biāo)位置已經(jīng)被存 儲的波束形成結(jié)果總量；存儲總量比較單元，用于實(shí)時(shí)地比較所述的在當(dāng)前坐標(biāo)位置允許被存儲的波束形成結(jié) 果總量和已經(jīng)被存儲的波束形成結(jié)果總量，得到比較結(jié)果；閾值調(diào)整單元，用于根據(jù)所述的存儲總量比較單元給出的比較結(jié)果和所述的閾值比較 單元給出的比較差值和判斷結(jié)果，動態(tài)調(diào)整所述的閾值比較單元所使用的閾值；其包括差值累加器，用于對超過預(yù)設(shè)的波束形成強(qiáng)度最小值的波束強(qiáng)度與閾值的比較差值進(jìn) 行差值累加；累加次數(shù)計(jì)數(shù)器，用于統(tǒng)計(jì)當(dāng)前差值累加器完成的累加次數(shù)，并判斷該累加次數(shù)是否 超過設(shè)定值；閾值調(diào)整模塊，用于在累加次數(shù)超過設(shè)定值時(shí)，根據(jù)所述的存儲總量比較單元給出的 比較結(jié)果和差值累加的結(jié)果，估計(jì)需要調(diào)整的步長，計(jì)算并更新閾值，并使得差值累加器和 累加次數(shù)計(jì)數(shù)器復(fù)位歸零；在累加次數(shù)未超過設(shè)定值時(shí)，不進(jìn)行操作；根據(jù)所述的閾值比較單元給出的比較差值，將強(qiáng)度大于閾值的波束的坐標(biāo)和強(qiáng)度作為 有效波束形成結(jié)果數(shù)據(jù)。
全文摘要
本發(fā)明公開了一種基于多FPGA的波束形成器輸出數(shù)據(jù)帶寬控制裝置，包括N個(gè)位于信號處理FPGA單元中的初級帶寬控制單元、一個(gè)數(shù)據(jù)接口FPGA、一個(gè)通訊處理器。該帶寬控制裝置通過在數(shù)據(jù)接口FPGA和每個(gè)信號處理FPGA單元內(nèi)部各設(shè)置一個(gè)帶寬控制模塊進(jìn)行兩級帶寬控制，不僅保證了整個(gè)波束形成器輸出數(shù)據(jù)的最終帶寬被控制在系統(tǒng)設(shè)定值，而且在波束形成器由多個(gè)并行處理FPGA單元組成的情況下，仍然能夠保留有效的波束形成結(jié)果，實(shí)現(xiàn)帶寬在整個(gè)探測范圍內(nèi)的合理分配。
文檔編號G01S7/52GK102129069SQ201010594918
公開日2011年7月20日 申請日期2010年12月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者田翔, 蔣榮欣, 陳耀武 申請人:浙江大學(xué)