專利名稱：一種基于硬件的暫態(tài)電壓記錄方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電力系統(tǒng)領(lǐng)域的暫態(tài)電壓記錄方法，具體講涉及一種基于硬件的暫態(tài)電壓記錄方法。
背景技術(shù)：
電網(wǎng)在運(yùn)行中可能會(huì)發(fā)生各種故障，有的會(huì)導(dǎo)致供電中斷并致設(shè)備損毀。電網(wǎng)故障的過程往往伴隨著系統(tǒng)電壓的擾動(dòng)。雷擊、操作過電壓、工頻過電壓、污閃、設(shè)備故障等， 都可以造成電網(wǎng)電壓擾動(dòng)，乃至電網(wǎng)事故。記錄電網(wǎng)事故前電網(wǎng)電壓的擾動(dòng)情況，對(duì)于事故反演和分析具有重要價(jià)值。要完整記錄電網(wǎng)電壓擾動(dòng)，既要求有高的采樣速率，以滿足記錄雷電波形等的需要；又要求長的記憶時(shí)間，以滿足記錄持續(xù)時(shí)間較長的事故過程。當(dāng)采用較高的采樣率時(shí)，為了節(jié)省存儲(chǔ)空間，通常會(huì)采用一些壓縮算法。在以往的暫態(tài)電壓記錄中， 通常采用DSP直接讀取高速A/D的數(shù)據(jù)并作實(shí)時(shí)壓縮、存儲(chǔ)以及觸發(fā)判斷等，CPU處于連續(xù)取數(shù)、壓縮、處理的過程中，占用CPU大量時(shí)間，導(dǎo)致CPU沒有時(shí)間去做其它工作，從而不得不降低采樣率。隨著現(xiàn)場可編程門陣列FPGA的迅速發(fā)展，采用FPGA實(shí)現(xiàn)數(shù)據(jù)壓縮、處理成為一種新的手段。由于FPGA內(nèi)部有一定數(shù)量的觸發(fā)器、比較器、較大容量的存儲(chǔ)器，為實(shí)現(xiàn)數(shù)據(jù)采集、壓縮、判斷提供了可能。在電力系統(tǒng)暫態(tài)電壓記錄中，通常要求有電壓突變觸發(fā)、 上限觸發(fā)、下限觸發(fā)等觸發(fā)方式，另外還有諧波測量的要求。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種高采樣率、快速采集電壓波形的暫態(tài)電壓記錄方法。為實(shí)現(xiàn)本發(fā)明的目的，本發(fā)明采用下述方案予以實(shí)現(xiàn)一種基于硬件的暫態(tài)電壓記錄方法，其改進(jìn)之處在于所述方法在一個(gè)采樣時(shí)鐘周期內(nèi)同時(shí)完成數(shù)據(jù)的實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集；所述數(shù)據(jù)的實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集在FPGA中實(shí)現(xiàn)；所述實(shí)時(shí)壓縮是對(duì)采集到的波形數(shù)據(jù)A與D觸發(fā)器1中的基值B在比較器1中進(jìn)行實(shí)時(shí)比較，壓縮后的數(shù)據(jù)存入先進(jìn)先出存儲(chǔ)器FIFO ；所述峰值計(jì)算是將所述波形數(shù)據(jù)A與采集到的最大值Max、最小值Min進(jìn)行比較；所述上限、下限觸發(fā)判斷是將所述波形數(shù)據(jù)A與給定觸發(fā)上限值和下限值分別在比較器5和比較器6中進(jìn)行比較，大于上限值或小于下限值時(shí)輸出有效的觸發(fā)信號(hào)；所述低速率采集是對(duì)采集到的所述波形數(shù)據(jù)A進(jìn)行抽點(diǎn)壓縮后存入先進(jìn)先出存儲(chǔ)器FIF02 ；所述FPGA 外接模數(shù)轉(zhuǎn)換器A/D。本發(fā)明提供的一種優(yōu)選的技術(shù)方案是所述數(shù)據(jù)的實(shí)時(shí)壓縮在FPGA中的實(shí)時(shí)壓縮模塊中進(jìn)行；所述實(shí)時(shí)壓縮模塊包括D觸發(fā)器1、計(jì)數(shù)器1、比較器1、時(shí)序控制電路和先進(jìn)先出存儲(chǔ)器FIFO ；所述實(shí)時(shí)壓縮對(duì)采集到的波形數(shù)據(jù)A與D觸發(fā)器1中的基值B在比較器1中進(jìn)行實(shí)時(shí)比較時(shí)包括下述情況A、所述波形數(shù)據(jù)A與所述基值B相比小于壓縮比delta時(shí)，所述D觸發(fā)器1關(guān)閉， 所述波形數(shù)據(jù)A被丟棄，所述計(jì)數(shù)器1加1，所述FIFO的寫使能信號(hào)無效，沒有數(shù)據(jù)寫入所
4述的FIFO ；B、所述波形數(shù)據(jù)A與所述基值B相比大于壓縮比delta時(shí)，所述FIFO的寫使能信號(hào)有效，將所述基值B和計(jì)數(shù)器中的計(jì)數(shù)值保存至所述FIFO，所述計(jì)數(shù)器1清零，所述D觸發(fā)器1打開，所述波形數(shù)據(jù)A替換基值B。本發(fā)明提供的第二種優(yōu)選的技術(shù)方案是所述數(shù)據(jù)的峰值計(jì)算在FPGA中的峰值計(jì)算模塊中進(jìn)行；所述峰值計(jì)算模塊包括D觸發(fā)器2、D觸發(fā)器3、比較器2、比較器3、比較器4和計(jì)數(shù)器2 ；所述峰值計(jì)算將所述波形數(shù)據(jù)A與采集到的最大值Max、最小值Min進(jìn)行比較時(shí)包括下述情況3、當(dāng)A > Max時(shí)，所述比較器2的輸出為高電平，所述D觸發(fā)器2打開，所述波形數(shù)據(jù)A替換最大值Max;以當(dāng)A < Min時(shí)，所述比較器3的輸出為高電平，所述D觸發(fā)器3打開，所述波形數(shù)據(jù)A替換最小值Min;C、每進(jìn)行一次比較，所述計(jì)數(shù)器2加1，當(dāng)所述計(jì)數(shù)器2的值D累加到給定的周期計(jì)數(shù)值D0，即D > = DO時(shí)，所述比較器4的輸出為高電平。本發(fā)明提供的第三種優(yōu)選的技術(shù)方案是所述數(shù)據(jù)的觸發(fā)判斷是在上限、下限觸發(fā)判斷模塊中進(jìn)行；所述上限、下限觸發(fā)判斷模塊包括比較器5和比較器6 ；所述上限、下限觸發(fā)判斷包括下述情況(1)將所述波形數(shù)據(jù)A與給定觸發(fā)上限值up_limit在所述比較器5中進(jìn)行比較， 當(dāng)A > up_limit時(shí)滿足上限觸發(fā)條件，則up_valid有效輸出低電平；(2)將所述波形數(shù)據(jù)A與給定觸發(fā)下限值d0Wn_limit在所述比較器5中進(jìn)行比較，當(dāng)A < down_limit時(shí)滿足下限觸發(fā)條件，則doWn_Valid有效輸出低電平。本發(fā)明提供的第四種優(yōu)選的技術(shù)方案是所述數(shù)據(jù)的低速率采集在FPGA中的低速率采集模塊中進(jìn)行；所述低速率采集模塊包括先進(jìn)先出存儲(chǔ)器FIF02、計(jì)數(shù)器3和比較器 7 ；所述低速率采集對(duì)采集到的所述波形數(shù)據(jù)A進(jìn)行抽點(diǎn)壓縮時(shí)包括下述情況①將所述計(jì)數(shù)器3的值C與分頻數(shù)F在所述比較器7中進(jìn)行比較，當(dāng)C < F時(shí)，所述比較器7的輸出為低電平，F(xiàn)IF02的寫使能信號(hào)無效，沒有數(shù)據(jù)寫入FIF02 ；②將所述計(jì)數(shù)器3的值C與分頻數(shù)F在所述比較器7中進(jìn)行比較，當(dāng)C > F時(shí)，所述比較器7的輸出為高電平，F(xiàn)IF02的寫使能信號(hào)無效，將所述波形數(shù)據(jù)A寫入FIF02。本發(fā)明提供的第五種優(yōu)選的技術(shù)方案是所述模數(shù)轉(zhuǎn)換器A/D在時(shí)鐘信號(hào)的上升沿進(jìn)行模數(shù)轉(zhuǎn)換；所述實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集在時(shí)鐘信號(hào)的下降沿同時(shí)進(jìn)行。與現(xiàn)有技術(shù)相比，本發(fā)明達(dá)到的有益效果是本發(fā)明提供的一種基于硬件的暫態(tài)電壓記錄方法，采用可編程門陣列FPGA對(duì)波形進(jìn)行實(shí)時(shí)壓縮存儲(chǔ)，提高了 CPU工作效率，保障了高采樣率，極大地節(jié)省了存儲(chǔ)空間，滿足了對(duì)各種快速、慢速變化的暫態(tài)過程的記錄需求，在FPGA編程中采用了并行的運(yùn)算方式，在大量數(shù)據(jù)運(yùn)算的過程中顯示出FPGA數(shù)據(jù)處理和運(yùn)算的優(yōu)越性，一個(gè)采樣時(shí)鐘周期內(nèi)即可完成數(shù)據(jù)的采集、壓縮、存儲(chǔ)、峰值計(jì)算及觸發(fā)判斷。


圖1是基于FPGA的暫態(tài)電壓記錄系統(tǒng)結(jié)構(gòu)圖；圖2是實(shí)時(shí)壓縮模塊的FPGA實(shí)現(xiàn)示意圖；圖3是峰值計(jì)算模塊的FPGA實(shí)現(xiàn)示意圖；圖4是上限、下限觸發(fā)判斷模塊的FPGA實(shí)現(xiàn)示意圖；圖5是低速率采集模塊的FPGA實(shí)現(xiàn)示意圖。
具體實(shí)施例方式下面結(jié)合附圖，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步的詳細(xì)說明。圖1是基于FPGA的暫態(tài)電壓記錄系統(tǒng)結(jié)構(gòu)圖，利用FPGA的并行處理能力，實(shí)時(shí)壓縮、觸發(fā)判斷都在FPGA中實(shí)現(xiàn)，F(xiàn)PGA共包含如下模塊(1)實(shí)時(shí)壓縮模塊；(2)峰值計(jì)算模塊；(3)上限、下限觸發(fā)判斷模塊；(4)低速率采集模塊。圖2是實(shí)時(shí)壓縮模塊的FPGA實(shí)現(xiàn)示意圖，實(shí)時(shí)壓縮模塊包括D觸發(fā)器1、計(jì)數(shù)器 1、比較器1、時(shí)序控制邏輯器和先進(jìn)先出存儲(chǔ)器FIFO;在本發(fā)明中采用模數(shù)轉(zhuǎn)換器A/D進(jìn)行模數(shù)轉(zhuǎn)換，模數(shù)轉(zhuǎn)換器A/D的采樣率較高，采集的數(shù)據(jù)量較大，節(jié)省存儲(chǔ)空間，采用實(shí)時(shí)壓縮方法來對(duì)數(shù)據(jù)進(jìn)行壓縮存儲(chǔ)。高速模數(shù)轉(zhuǎn)換器A/D在時(shí)鐘的上升沿進(jìn)行模數(shù)轉(zhuǎn)換，在時(shí)鐘的下降沿，采集到的波形數(shù)據(jù)A與基值B進(jìn)行實(shí)時(shí)比較，當(dāng)波形數(shù)據(jù)A與基值B相比小于給定的壓縮比delta 時(shí)，控制變量agb = 0，則壓縮命令compress = 0, D觸發(fā)器1關(guān)閉，波形數(shù)據(jù)A被丟棄，計(jì)數(shù)器1加1，且FIFO的寫使能信號(hào)write_enable無效，沒有數(shù)據(jù)寫入FIFO ；當(dāng)波形數(shù)據(jù)A 與基值B相比大于delta時(shí)，控制變量agb = 1，且FIFO的寫使能信號(hào)writejnable有效， 在下一個(gè)時(shí)鐘信號(hào)的上升沿時(shí)，將基值B和計(jì)數(shù)器1的計(jì)數(shù)值保存至FIFO，同時(shí)compress =1，使計(jì)數(shù)器1清零，D觸發(fā)器1打開，用波形數(shù)據(jù)A替換基值B。進(jìn)行實(shí)時(shí)壓縮后保存在 FIFO中的數(shù)據(jù)只有壓縮后的部分采樣值和壓縮點(diǎn)數(shù)。計(jì)數(shù)器1中Clr表示清零標(biāo)志，D觸發(fā)器1中的Enable表示使能信號(hào)。在比較器1中寫入的程序?yàn)镮f (I A-B I > delta)agb = 1 ；Elseagb = 0 ；如果不使用FPGA，直接將模數(shù)轉(zhuǎn)換器A/D與CPU相連，這樣系統(tǒng)工作時(shí)，A/D將不停地高速采樣、CPU將處于連續(xù)地間隔取數(shù)的狀態(tài)，這樣會(huì)占用CPU的大部分時(shí)間，導(dǎo)致CPU 不能從事其它的工作，也有可能會(huì)出現(xiàn)CPU還沒有處理完上次的數(shù)據(jù)，又要處理下一批次的數(shù)據(jù)，這種矛盾在高速采樣的情況下會(huì)尤其突出。采用FPGA來對(duì)數(shù)據(jù)進(jìn)行壓縮、緩存，大大提高CPU的工作效率；并且FIFO兩端也可接異步時(shí)鐘，從而很好地解決跨時(shí)鐘域的數(shù)據(jù)傳輸。
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在采用電壓突變觸發(fā)時(shí)，需要計(jì)算電壓的正、負(fù)峰值，圖3是峰值計(jì)算模塊的FPGA 實(shí)現(xiàn)示意圖，峰值計(jì)算模塊包括D觸發(fā)器2、比較器2、D觸發(fā)器3、比較器3和計(jì)數(shù)器2和比較器4 ；峰值計(jì)算模塊的輸入有模數(shù)轉(zhuǎn)換器A/D采樣的波形數(shù)據(jù)A和周期計(jì)數(shù)值DO。周期計(jì)數(shù)值DO =采樣率拉0/1000，即一個(gè)工頻周期的采樣時(shí)鐘數(shù)。在時(shí)鐘信號(hào)的下降沿，F(xiàn)PGA 將采樣的波形數(shù)據(jù)值A(chǔ)與該工頻周期內(nèi)已經(jīng)采集到的最大值Max和最小值Min在峰值計(jì)算模塊中作出比較如果A > Max,則比較器2的輸出fe為高電平，在下一個(gè)時(shí)鐘的上升沿D 觸發(fā)器2打開，用波形數(shù)據(jù)A代替最大值Max ；如果A < Min,則比較器3的輸出肪為高電平，在下一個(gè)時(shí)鐘的上升沿D觸發(fā)器3打開，用波形數(shù)據(jù)A代替最小值Min，每進(jìn)行一次比較，計(jì)數(shù)器2加1，當(dāng)計(jì)數(shù)器2中的值D累加到給定的周期計(jì)數(shù)值D0，即D > = D0，在一個(gè)工頻周期時(shí)，比較器4的輸出Ec為高電平，使計(jì)數(shù)器2清零，則FPGA輸出Valid有效，此時(shí) CPU可以讀取正、負(fù)峰值。在下一個(gè)時(shí)鐘信號(hào)的下降沿，開始下一周期的峰值計(jì)算。計(jì)數(shù)器 2中的Clr表示清零標(biāo)志，D觸發(fā)器2和D觸發(fā)器3中的Enable表示使能信號(hào)。在比較器2中寫入的程序?yàn)镮f (A >= Max)Ea = 1 ；ElseEa = 0 ；在比較器3中寫入的程序?yàn)镮f (A <= Min)Eb = 1 ；ElseEb = O;在比較器4中寫入的程序?yàn)镮f (D >= DO)Ec = 1 ；ElseEc = 0 ；圖4是上限、下限觸發(fā)判斷模塊的FPGA實(shí)現(xiàn)示意圖，上限、下限觸發(fā)判斷模塊包括比較器5和比較器6 ；上限、下限觸發(fā)判斷模塊在時(shí)鐘信號(hào)的下降沿，由比較器5將采樣的波形數(shù)據(jù)A與給定觸發(fā)上限值up_limit進(jìn)行比較，當(dāng)A > up_limit時(shí)，滿足上限觸發(fā)條件，則up_Valid有效輸出低電平；由比較器6將采樣的波形數(shù)據(jù)A與給定觸發(fā)下限值d0Wn_ limit進(jìn)行比較，當(dāng)A < down_limit時(shí)，滿足下限觸發(fā)條件，則doWn_Valid有效輸出低電平。比較過程由FPGA的上限、下限觸發(fā)判斷模塊自動(dòng)完成，CPU只需在接收到有效的觸發(fā)信號(hào)up_limit和d0Wn_limit時(shí)將數(shù)據(jù)進(jìn)行存儲(chǔ)即可，提高了工作效率。在比較器5中寫入的程序是If (A > up_limit)Up_valid = 0 ；ElseUp_valid = 1 ；
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在比較器6中寫入的程序是圖5是低速率采集模塊的FPGA實(shí)現(xiàn)示意圖，低速率采集模塊包括先進(jìn)先出存儲(chǔ)器 FIF02、計(jì)數(shù)器3和比較器7 ；分頻數(shù)F = A/D采樣速率/所需采樣率，即在采樣的波形數(shù)據(jù) A中，每F個(gè)數(shù)據(jù)抽取一個(gè)數(shù)據(jù)，無需另外增加模數(shù)轉(zhuǎn)換器A/D。具體工作過程為在時(shí)鐘信號(hào)的下降沿，比較器7將計(jì)數(shù)器3的值C與分頻數(shù)F進(jìn)行比較，如果C < F，則比較器7的輸出Ec為低電平，F(xiàn)IF02的寫使能信號(hào)Write_enable無效，沒有數(shù)據(jù)寫入FIF02 ；當(dāng)C > = F 時(shí)，比較器7的輸出Ec為高電平，F(xiàn)IF02的寫使能信號(hào)Write_enable有效，在下一個(gè)時(shí)鐘信號(hào)的上升沿將波形數(shù)據(jù)A寫入FIF02。FIF02中存儲(chǔ)的就是從高采樣率采集的數(shù)據(jù)中抽取出來低速率采樣值，也可以稱作是抽點(diǎn)壓縮。在比較器7中寫入的程序是If (C < F)Ec = O;ElseEc = 1 ；實(shí)施例1本發(fā)明提供的一種基于硬件的暫態(tài)電壓記錄方法應(yīng)用在VER200暫態(tài)電壓記錄儀中。VER200采用A/D+FPGA+DSP的結(jié)構(gòu)，實(shí)時(shí)壓縮、觸發(fā)判斷均在FPGA中完成，DSP只需讀取壓縮后的數(shù)據(jù)，并在讀取到有效的觸發(fā)信號(hào)后存儲(chǔ)數(shù)據(jù)，多通道的同步采樣率達(dá)到20Msps， 數(shù)據(jù)壓縮率達(dá)到99%以上，最多可記錄300秒的工頻電壓波形，滿足了對(duì)各種快速、慢速變化的暫態(tài)過程的記錄需求。最后應(yīng)該說明的是結(jié)合上述實(shí)施例僅說明本發(fā)明的技術(shù)方案而非對(duì)其限制。所屬領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解到本領(lǐng)域技術(shù)人員可以對(duì)本發(fā)明的具體實(shí)施方式
進(jìn)行修改或者等同替換，但這些修改或變更均在申請(qǐng)待批的權(quán)利要求保護(hù)范圍之中。
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權(quán)利要求
1.一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，所述方法在一個(gè)采樣時(shí)鐘周期內(nèi)同時(shí)完成數(shù)據(jù)的實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集；所述數(shù)據(jù)的實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集在FPGA中實(shí)現(xiàn)；所述實(shí)時(shí)壓縮是對(duì)采集到的波形數(shù)據(jù)A與D 觸發(fā)器1中的基值B在比較器1中進(jìn)行實(shí)時(shí)比較，壓縮后的數(shù)據(jù)存入先進(jìn)先出存儲(chǔ)器FIFO ； 所述峰值計(jì)算是將所述波形數(shù)據(jù)A與采集到的最大值Max、最小值Min進(jìn)行比較；所述上限、下限觸發(fā)判斷是將所述波形數(shù)據(jù)A與給定觸發(fā)上限值和下限值分別在比較器5和比較器6中進(jìn)行比較，大于上限值或小于下限值時(shí)輸出有效的觸發(fā)信號(hào)；所述低速率采集是對(duì)采集到的所述波形數(shù)據(jù)A進(jìn)行抽點(diǎn)壓縮后存入先進(jìn)先出存儲(chǔ)器FIF02 ；所述FPGA外接模數(shù)轉(zhuǎn)換器A/D。
2.如權(quán)利要求1所述的一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，所述數(shù)據(jù)的實(shí)時(shí)壓縮在FPGA中的實(shí)時(shí)壓縮模塊中進(jìn)行；所述實(shí)時(shí)壓縮模塊包括D觸發(fā)器1、計(jì)數(shù)器1、 比較器1、時(shí)序控制電路和先進(jìn)先出存儲(chǔ)器FIFO ；所述實(shí)時(shí)壓縮對(duì)采集到的波形數(shù)據(jù)A與D 觸發(fā)器1中的基值B在比較器1中進(jìn)行實(shí)時(shí)比較時(shí)包括下述情況A、所述波形數(shù)據(jù)A與所述基值B相比小于壓縮比delta時(shí)，所述D觸發(fā)器1關(guān)閉，所述波形數(shù)據(jù)A被丟棄，所述計(jì)數(shù)器1加1，所述FIFO的寫使能信號(hào)無效，沒有數(shù)據(jù)寫入所述的 FIFO ；B、所述波形數(shù)據(jù)A與所述基值B相比大于壓縮比delta時(shí)，所述FIFO的寫使能信號(hào)有效，將所述基值B和計(jì)數(shù)器中的計(jì)數(shù)值保存至所述FIFO，所述計(jì)數(shù)器1清零，所述D觸發(fā)器 1打開，所述波形數(shù)據(jù)A替換基值B。
3.如權(quán)利要求1所述的一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，所述數(shù)據(jù)的峰值計(jì)算在FPGA中的峰值計(jì)算模塊中進(jìn)行；所述峰值計(jì)算模塊包括D觸發(fā)器2、D觸發(fā)器 3、比較器2、比較器3、比較器4和計(jì)數(shù)器2 ；所述峰值計(jì)算將所述波形數(shù)據(jù)A與采集到的最大值Max、最小值Min進(jìn)行比較時(shí)包括下述情況a、當(dāng)A > Max時(shí)，所述比較器2的輸出為高電平，所述D觸發(fā)器2打開，所述波形數(shù)據(jù) A替換最大值Max ；仏當(dāng)A < Min時(shí)，所述比較器3的輸出為高電平，所述D觸發(fā)器3打開，所述波形數(shù)據(jù) A替換最小值Min ；c、每進(jìn)行一次比較，所述計(jì)數(shù)器2加1，當(dāng)所述計(jì)數(shù)器2的值D累加到給定的周期計(jì)數(shù)值D0，即D >= DO時(shí)，所述比較器4的輸出為高電平。
4.如權(quán)利要求1所述的一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，所述數(shù)據(jù)的觸發(fā)判斷是在上限、下限觸發(fā)判斷模塊中進(jìn)行；所述上限、下限觸發(fā)判斷模塊包括比較器5 和比較器6 ；所述上限、下限觸發(fā)判斷包括下述情況(1)將所述波形數(shù)據(jù)A與給定觸發(fā)上限值up_limit在所述比較器5中進(jìn)行比較，當(dāng)A > up_limit時(shí)滿足上限觸發(fā)條件，則up_valid有效輸出低電平；(2)將所述波形數(shù)據(jù)A與給定觸發(fā)下限值d0Wn_limit在所述比較器5中進(jìn)行比較，當(dāng) A < down_limit時(shí)滿足下限觸發(fā)條件，則doWn_Valid有效輸出低電平。
5.如權(quán)利要求1所述的一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，所述數(shù)據(jù)的低速率采集在FPGA中的低速率采集模塊中進(jìn)行；所述低速率采集模塊包括先進(jìn)先出存儲(chǔ)器FIF02、計(jì)數(shù)器3和比較器7 ；所述低速率采集對(duì)采集到的所述波形數(shù)據(jù)A進(jìn)行抽點(diǎn)壓縮時(shí)包括下述情況①將所述計(jì)數(shù)器3的值C與分頻數(shù)F在所述比較器7中進(jìn)行比較，當(dāng)C< F時(shí)，所述比較器7的輸出為低電平，F(xiàn)IF02的寫使能信號(hào)無效，沒有數(shù)據(jù)寫入FIF02 ；②將所述計(jì)數(shù)器3的值C與分頻數(shù)F在所述比較器7中進(jìn)行比較，當(dāng)C> F時(shí)，所述比較器7的輸出為高電平，F(xiàn)IF02的寫使能信號(hào)無效，將所述波形數(shù)據(jù)A寫入FIF02。
6.如權(quán)利要求1所述的一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，所述模數(shù)轉(zhuǎn)換器A/D在時(shí)鐘信號(hào)的上升沿進(jìn)行模數(shù)轉(zhuǎn)換；所述實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集在時(shí)鐘信號(hào)的下降沿同時(shí)進(jìn)行。
全文摘要
本發(fā)明涉及一種基于硬件的暫態(tài)電壓記錄方法，其特征在于，該方法在一個(gè)采樣時(shí)鐘周期內(nèi)同時(shí)完成數(shù)據(jù)的實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集；數(shù)據(jù)的實(shí)時(shí)壓縮、峰值計(jì)算、觸發(fā)判斷和低速率采集在FPGA中實(shí)現(xiàn)；FPGA外接模數(shù)轉(zhuǎn)換器A/D，本發(fā)明提供的方案，采用可編程器件FPGA對(duì)波形進(jìn)行實(shí)時(shí)壓縮存儲(chǔ)，提高了CPU工作效率，保障了高采樣率，極大地節(jié)省了存儲(chǔ)空間，滿足了對(duì)各種快速、慢速變化的暫態(tài)過程的記錄需求。
文檔編號(hào)G01R19/00GK102169134SQ20101059396
公開日2011年8月31日 申請(qǐng)日期2010年12月17日 優(yōu)先權(quán)日2010年12月17日
發(fā)明者李忠晶, 鞠登峰 申請(qǐng)人:中國電力科學(xué)研究院