專利名稱：脈沖相位差檢測(cè)電路以及使用其的a/d轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及脈沖相位差檢測(cè)電路以及使用脈沖相位差檢測(cè)電路的 A/D轉(zhuǎn)換器。
背景技術(shù)：
通常，用于將模擬信號(hào)以高速轉(zhuǎn)換成數(shù)字信號(hào)的A/D轉(zhuǎn)換器 (ADC:模擬數(shù)字轉(zhuǎn)換器)的示例包括閃速型A/D轉(zhuǎn)換器和逐次逼近 型A/D轉(zhuǎn)換器。然而，閃速型和逐次逼近型A/D轉(zhuǎn)換器需要大量的與 給定的分辨率相對(duì)應(yīng)的比較器和基準(zhǔn)電壓，這導(dǎo)致電路尺寸和設(shè)備成 本的增加。為了提高每一個(gè)基準(zhǔn)電壓和比較器的精確度，需要半導(dǎo)體 處理和具有優(yōu)秀的模擬特性的設(shè)備。另外，為了防止由于布局模式而
導(dǎo)致的ADC的電特性中的波動(dòng)，必須從硬宏(hard macro)的庫(kù)中選 擇布局模式，導(dǎo)致在諸如布局布置的設(shè)計(jì)自由度中的限制。
關(guān)于這一點(diǎn)，存在已知的ADC，該ADC通過(guò)利用延遲元件的延 遲量具有電壓依賴性的事實(shí)來(lái)實(shí)現(xiàn)成本和電路尺寸的減少(參見(jiàn)日本 未經(jīng)審查的專利公開(kāi)No.03-125514和No.2004-357030) 。 ADC根據(jù)用
作模擬信號(hào)的輸入電壓生成脈沖相位差，并且通過(guò)使用數(shù)字電路檢測(cè) 相位差。
圖9示出在日本未經(jīng)審查的專利公開(kāi)No.03-125514的圖1中公布 的脈沖相位差檢測(cè)電路。脈沖相位差檢測(cè)電路包括門延遲電路10和同 步脈沖檢測(cè)電路20。在門延遲電路10中，輸入脈沖信號(hào)PA被輸入至 反相器(inverter) 41，并且反相器41的輸出被連接至反相器42的輸 入，并且被輸出作為輸出脈沖信號(hào)Pl。此外，以相類似的方式連接反 相器43至4L的輸出和輸入，并且偶數(shù)編號(hào)的反相器44至4L的輸出被分別輸出作為輸出脈沖信號(hào)P2至Pn。換言之，使用通過(guò)反相器41 至4L引起的延遲時(shí)間生成輸出脈沖信號(hào)Pl至Pn。
同步脈沖檢測(cè)電路20包括D觸發(fā)器(D-FF:延遲觸發(fā)器)51至5n， 該D觸發(fā)器(D-FF:延遲觸發(fā)器)51至5n分別接收輸出脈沖信號(hào)Pl至Pn 來(lái)作為來(lái)自于門延遲電路10的數(shù)據(jù)，并且還接收脈沖信號(hào)PB作為時(shí) 鐘。此外，同步脈沖檢測(cè)電路20包括AND (與)門61，該AND門 61接收D-FF51的輸出Q和D-FF52的反相輸出-Q,并且輸出同步脈 沖信號(hào)POl。此外，同步脈沖檢測(cè)電路20包括AND門62至6m， AND 門62至6m接收D-FF 52至5n的輸出Q和反相輸出-Q,并且以相類似 的方式分別輸出同步脈沖信號(hào)P02至P0m。
公知的是，當(dāng)改變反相器的電源電壓時(shí)，由反相器引起的延遲量 發(fā)生變化。具體地，電源電壓的增加引起延遲量的減少，并且電源電 壓的減少引起延遲量的增加。在日本未經(jīng)審查的專利公開(kāi)No.03-125514 中公布的技術(shù)中，反相器41至4L中的每一個(gè)的電源電壓的減少引起 輸入脈沖信號(hào)PA到達(dá)反相器4L的時(shí)間的增加。同時(shí)，反相器41至 4L中的每一個(gè)的電源電壓的增加引起輸入信號(hào)PA到達(dá)反相器4L的時(shí) 間的減少。如果脈沖位置被轉(zhuǎn)換成數(shù)字形式，那么ADC能夠使用每個(gè) 反相器的電源電壓作為模擬輸入電壓進(jìn)行操作。
為了通過(guò)使用日本未經(jīng)審查的專利公開(kāi)No.03-125514中公布的脈 沖相位差檢測(cè)電路來(lái)實(shí)現(xiàn)具有高分辨率的ADC，需要大量的與所需要 的位的數(shù)目相對(duì)應(yīng)的延遲單元。因此，當(dāng)比特率變得較高時(shí)，延遲單 元的總延遲時(shí)間增加，并且從輸入脈沖信號(hào)PA被輸入直到脈沖位置被 檢測(cè)到時(shí)的時(shí)間段(即，所謂的ADC的采樣時(shí)間)變得較長(zhǎng)。這使很 難執(zhí)行高速度操作。
日本未經(jīng)審査的專利公開(kāi)No.2004-357030的圖1至圖4公布了一 種脈沖相位差檢測(cè)電路，其包括具有不同的反相電平并且被連接在每一個(gè)均包括一對(duì)反相器的延遲單元之間的m個(gè)反相器。此構(gòu)造實(shí)現(xiàn)了 與1og2m位的數(shù)目相對(duì)應(yīng)的高分辨率而不減少操作速度。
如日本未經(jīng)審査的專利公開(kāi)No.03-125514和No.2004-357030中所
公布的一樣，由于下述原因延遲單元中的每一個(gè)包括一對(duì)反相器。艮P， 如果延遲單元中的每一個(gè)是由一個(gè)反相器組成，由于每個(gè)反相器的輸 出被從低電平切換成高電平時(shí)的上升時(shí)間(tr)不同于每個(gè)反相器的輸 出被從高電平切換成低電平時(shí)的下降時(shí)間(tf)，所以檢測(cè)時(shí)間根據(jù)反 相器脈沖的輸出邏輯而變化。
鑒于前面所述，本發(fā)明人已經(jīng)研究了如下的脈沖相位差檢測(cè)電路。 首先，雖然必須使用脈沖相位差檢測(cè)電路來(lái)檢測(cè)ADC中的精確的脈沖 位置，但是也必須確保給定的數(shù)據(jù)設(shè)置時(shí)間或者數(shù)據(jù)保留時(shí)段，使得 用于檢測(cè)脈沖位置的D-FF能夠獲取數(shù)據(jù)。由COMS工藝確定這些因 素。
此外，為了實(shí)現(xiàn)具有高操作速度、高分辨率、以及每1個(gè)LSB是 低電壓的ADC，必須提供具有相對(duì)于每1個(gè)LSB的電壓具有較小的延 遲時(shí)間和較大的延遲變化的延遲特性的反相器。例如，被構(gòu)造為在接 近于閾值電壓Vth的電壓下進(jìn)行操作的CMOS晶體管可以被用作具有 關(guān)于電壓的較大的延遲變化的反相器。然而，當(dāng)反相器被用于在接近 于閾值電壓Vth的電壓下進(jìn)行操作時(shí)，整個(gè)延遲單元的延遲量增加并 且ADC的采樣時(shí)間也增加，這使很難執(zhí)行高速度操作。另外，由于在 接近于閾值電壓Vth的電壓下的晶體管操作是不穩(wěn)定的，所以反相器 的延遲變化(抖動(dòng))增加，這導(dǎo)致ADC的轉(zhuǎn)換精確度的減少。為此， 反相器通常被構(gòu)造為在充分高的電壓下進(jìn)行操作，以穩(wěn)定晶體管操作。
同時(shí)，當(dāng)反相器被構(gòu)造為在穩(wěn)定晶體管操作的電壓下進(jìn)行操作時(shí)， 與每個(gè)反相器的電源電壓有關(guān)的每單個(gè)延遲單元的延遲變化被減少。 如果與每個(gè)反相器的電壓有關(guān)的每單個(gè)延遲單元的延遲變化小于D-FF
8獲取數(shù)據(jù)所必要的數(shù)據(jù)設(shè)置時(shí)間或者數(shù)據(jù)保留時(shí)段，那么對(duì)D-FF來(lái)說(shuō) 不可能利用如1 LSB所定義的延遲單元，即每1個(gè)LSB的脈沖位置， 來(lái)檢測(cè)延遲變化。因此，為了使用D-FF獲得用于脈沖位置檢測(cè)的每單 個(gè)延遲單元的充分的延遲變化，在脈沖相位差檢測(cè)電路的前級(jí)需要串 行連接用于確保延遲時(shí)間的多級(jí)延遲單元。在下面將會(huì)給出詳細(xì)的描 述。
在使用脈沖相位差檢測(cè)電路的ADC中，當(dāng)獲得與ADC的輸入電 壓的上限相對(duì)應(yīng)的最小延遲時(shí)，用于執(zhí)行脈沖位置檢測(cè)的時(shí)間被設(shè)置 為等于用于使脈沖經(jīng)過(guò)所有延遲單元的時(shí)間。具體地，用于執(zhí)行脈沖 位置檢測(cè)的時(shí)間被設(shè)置為使得在ADC的輸入電壓對(duì)應(yīng)于上限的情況 下，脈沖達(dá)到位于脈沖相位差檢測(cè)電路的頭部的最高有效位(MSB)。 此外，用于執(zhí)行脈沖位置檢測(cè)的時(shí)間被設(shè)置為使得在ADC的輸入電壓 對(duì)應(yīng)于下限的情況下，脈沖達(dá)到位于脈沖相位差檢測(cè)電路的后端的最 低有效位(LSB)。
假定在這里"AT"表示在與上限相對(duì)應(yīng)的輸入電壓下的脈沖相位 差檢測(cè)電路的延遲單元的總延遲量和在與下限相對(duì)應(yīng)的輸入電壓下的 脈沖相位差檢測(cè)電路的延遲單元之間的總延遲量之間差；"n"表示 ADC的位數(shù)；"Tdl"表示在輸入對(duì)應(yīng)于上限時(shí)的每單個(gè)延遲單元的延 遲量；并且"Td2"表示在當(dāng)輸入電壓對(duì)應(yīng)于下限時(shí)的每單個(gè)延遲單元 的延遲量，滿足關(guān)系A(chǔ)T-2nx (Td2-Tdl)。因此，必須在脈沖相位差 檢測(cè)電路的前級(jí)提供與總延遲量之間的差A(yù)T相對(duì)應(yīng)的量的延遲時(shí)間。
例如，假定通過(guò)采用0.35 |_im規(guī)則的COMS工藝來(lái)設(shè)計(jì)在從2.2V 到1.6V的范圍中的輸入電壓下具有1 LSB的精確度-10mV的6位 ADC。此外，在這里假定延遲單元是由一對(duì)反相器形成。還假定每個(gè) 反相器包括具有柵極長(zhǎng)度L=lpm并且柵極寬度W=lpm的Pch晶體管， 和具有柵極長(zhǎng)度L=lpm并且柵極寬度W=lptn的Nch晶體管。由一對(duì) 反相器組成單個(gè)延遲單元的延遲量具有如圖10中所示的電壓依賴行。具體地，當(dāng)輸入電壓是2.2V時(shí)延遲量大約是1.2ns，并且當(dāng)輸入電壓是 1.6V時(shí)延遲量是2.3ns。換言之，輸入電壓是1.6V時(shí)獲得的延遲量大 約是輸入電壓是2.2V時(shí)獲得的延遲量的兩倍。在此情況下，相對(duì)于2.2V 的輸入電壓下的10mV的變化，每單個(gè)延遲單元的延遲變化大約是 10ps。因此，當(dāng)使用D-FF時(shí)，不能夠檢測(cè)與大約2.2V的輸入電壓值 中的變化相對(duì)應(yīng)的延遲變化。注意的是，在此條件下，在與上限相對(duì) 應(yīng)的輸入電壓下的脈沖相位差檢測(cè)電路的延遲單元的總延遲量和在與 下限相對(duì)應(yīng)的輸入電壓下的脈沖相位差檢測(cè)電路的延遲單元的總延遲 量之間的差A(yù)T被表達(dá)為AT- (2.3-1.2) nsX64=70ns。
假定64個(gè)延遲單元被連接至由64個(gè)延遲單元組成的脈沖相位差 檢測(cè)檢測(cè)單元的前級(jí)，當(dāng)脈沖達(dá)到脈沖相位差檢測(cè)電路時(shí)，與在2.2V 的輸入電壓下的10mV的變化相對(duì)應(yīng)的延遲變化增加了大約與10psX 64-640ps相對(duì)應(yīng)的量。因此，確保充分的D-FF的響應(yīng)時(shí)間。結(jié)果，通 過(guò)D-FF能夠檢測(cè)與10mV的變化相對(duì)應(yīng)的脈沖位置。

發(fā)明內(nèi)容
本發(fā)明人已經(jīng)發(fā)現(xiàn)了如下問(wèn)題，即，在脈沖相位差檢測(cè)電路的前 級(jí)串行地連接用于確保延遲時(shí)間的多個(gè)延遲單元時(shí)，ADC的采樣時(shí)間 增加，并且當(dāng)比特率變得更高時(shí)，高速度的操作變得更加困難。
本發(fā)明的第一示例性方面是一種脈沖相位差檢測(cè)電路，該脈沖相 位差檢測(cè)電路包括第一延遲電路，該第一延遲電路接收第一脈沖信 號(hào)以輸出通過(guò)延遲第一脈沖信號(hào)而獲得的信號(hào)作為第二脈沖信號(hào)，并 且包括具有相同延遲量并且被串行地連接的多個(gè)延遲單元；第二延遲 電路，該第二延遲電路接收第二脈沖信號(hào)，并且包括具有延遲量并且 被串行地連接的多個(gè)延遲單元；第一延遲調(diào)節(jié)電路，該第一延遲調(diào)節(jié) 電路調(diào)節(jié)關(guān)于第二脈沖信號(hào)的延遲量，并且將第二脈沖信號(hào)再次輸入 到第一延遲電路作為第三脈沖信號(hào)；以及脈沖到達(dá)位置檢測(cè)電路，該 脈沖到達(dá)位置檢測(cè)電路基于第一延遲電路的延遲單元的輸出并且基于第二延遲電路的延遲單元的輸出來(lái)檢測(cè)第一脈沖信號(hào)的脈沖到達(dá)位 置，第一延遲電路的延遲單元的輸出被作為第三脈沖信號(hào)進(jìn)行傳輸并 且第二延遲電路的延遲單元的輸出被作為第二脈沖信號(hào)進(jìn)行傳輸。本發(fā)明的第二個(gè)示例性方面是一種A/D轉(zhuǎn)換器，包括第一延遲 電路，該第一延遲電路接收第一脈沖信號(hào)以輸出通過(guò)延遲第一脈沖信 號(hào)而獲得的信號(hào)作為第二脈沖信號(hào)，并且包括具有相同的延遲量的多 個(gè)延遲單元，所述延遲量根據(jù)模擬輸入信號(hào)的電壓電平而進(jìn)行變化； 第二延遲電路，該第二延遲電路接收通過(guò)第一延遲電路傳輸?shù)牡谝幻} 沖信號(hào)作為第二脈沖信號(hào)，并且包括具有等于第一延遲電路的延遲單 元的延遲量并且被串行地連接的多個(gè)延遲單元；第一延遲調(diào)節(jié)電路， 第一延遲調(diào)節(jié)電路調(diào)節(jié)關(guān)于第二脈沖信號(hào)的延遲量并且將第二脈沖信 號(hào)再次輸入到第一延遲電路作為第三脈沖信號(hào)；第一脈沖到達(dá)位置檢 測(cè)電路，該第一脈沖到達(dá)位置檢測(cè)電路基于第一延遲電路的延遲單元 的輸出和第二延遲電路的延遲單元的輸出檢測(cè)第一脈沖信號(hào)的脈沖到達(dá)位置，第一延遲電路的延遲單元的輸出被作為第三脈沖信號(hào)進(jìn)行傳 輸并且第二延遲電路的延遲單元的輸出被作為第二脈沖信號(hào)進(jìn)行傳 輸；以及數(shù)字?jǐn)?shù)據(jù)生成電路，該數(shù)字?jǐn)?shù)據(jù)生成電路基于第一脈沖信號(hào) 的脈沖到達(dá)位置生成表示模擬輸入信號(hào)的數(shù)字?jǐn)?shù)據(jù)。根據(jù)本發(fā)明的示例性實(shí)施例，第一延遲電路能夠被用作用于保證 延遲時(shí)間的延遲單元，并且還能夠用作用于檢測(cè)脈沖相位差的延遲單 元。因此，即使在高的比特率下，也減少了 ADC的采樣時(shí)間并且能夠 實(shí)現(xiàn)高速度操作。根據(jù)本發(fā)明的示例性實(shí)施例，能夠提供具有高分辨率和高操作速 度的脈沖相位差檢測(cè)電路，和使用該脈沖相位差檢測(cè)電路的A/D轉(zhuǎn)換器。


根據(jù)下面結(jié)合附圖對(duì)某些示例性實(shí)施例的描述，以上和其它示例 性方面、優(yōu)點(diǎn)和特征將更加明顯，其中圖1是示出根據(jù)本發(fā)明的第一示例性實(shí)施例的使用脈沖相位差檢、、加r+t AA>n /~i A/ r+t nh n&i議u pq時(shí)mjtf、j fB贈(zèng)園；圖2是時(shí)序圖；圖3是示出輸入電壓Vin低于圖2中的輸入電壓Vin的情況的時(shí)序圖；圖4是示出根據(jù)本發(fā)明的第二示例性實(shí)施例的使用脈沖相位差檢 測(cè)電路的ADC的電路圖；圖5示出根據(jù)本發(fā)明的第三實(shí)施例的脈沖相位差檢測(cè)電路的電路圖；圖6是示出根據(jù)第三實(shí)施例的ADC的整體結(jié)構(gòu)的框圖；圖7是示出在根據(jù)第三實(shí)施例的ADC中的數(shù)據(jù)輸出處理的流程圖；圖8是示出在根據(jù)第三實(shí)施例的ADC中的延遲量的電壓依賴性的圖；圖9對(duì)應(yīng)于日本未經(jīng)審査的專利公開(kāi)No.03-125514的圖1;以及 圖IO是示出在單個(gè)延遲單元中的延遲量的電壓依賴性的圖。
具體實(shí)施方式
[第一示例性實(shí)施例]在下面將會(huì)參考附圖描述本發(fā)明的示例性實(shí)施例。圖1是示出根 據(jù)本發(fā)明的第一示例性實(shí)施例的使用脈沖相位差檢測(cè)電路的ADC的電 路圖。如圖1中所示，根據(jù)第一示例性實(shí)施例的ADC包括脈沖相位差 檢測(cè)電路101、電平移位電路102、脈沖邊緣檢測(cè)電路103以及二進(jìn)制 編碼器104。參考圖1，脈沖相位差檢測(cè)電路101包括NOR門NG和(2x+2) 個(gè)反相器Io、 I。 12、 13、…、Ix-2、 U、 Ix、 Ix+1、 Ix+2、…、W Ih以及12)(+1。在圖1中省略了反相器l4至Ix-3和反相器Ix+3至l2x.2。在這樣時(shí)， 每個(gè)反相器的延遲量發(fā)生變化。注意的是，在這里基準(zhǔn)電壓V^和輸入 電壓Vin之間的電勢(shì)差是重要的因素。因此，例如，可以將兩個(gè)電壓設(shè) 置為要進(jìn)行變化的輸入電壓V^和Vin2，來(lái)代替將電壓中的一個(gè)設(shè)置為基準(zhǔn)電壓Vref。在這里，NOR門NG的輸出端子被連接至反相器I,的輸入端子， 并且反相器I,的輸出端子被連接至反相器12的輸入端子。此外，反相 器12的輸出端子被連接至反相器13的輸入端子，并且以相類似的方式順序地連接反相器Ix-2至l2W。在這樣的情況下，脈沖信號(hào)Pin被輸入至NOR門NG。具有相同尺寸和相同延遲量的反相器12至1^組成第一延遲電路 DC1。同時(shí)，具有相同尺寸和相同延遲量的反相器Ix至125(+1組成第二 延遲電路DC2。第一延遲電路DC1的輸出或者反相器的輸出端子 被連接至第二延遲電路DC2的輸入端子或者反相器Ix的輸入端子。在 這樣的情況下，被布置在第二延遲電路DC2的末級(jí)的反相器1^+1是沒(méi) 有必要提供的啞元反相器。然而，為了將反相器I^的延遲量設(shè)置為等 于其它反相器中的每一個(gè)的延遲量，優(yōu)選地添加啞元反相器。此外，第一延遲電路DC1的輸出端子或者反相器Iw的輸出端子 也被連接至反相器I。的輸入端子。反相器Io的輸出端子被連接至NOR 門NG的一個(gè)輸入端子。如上所示，NOR門NG的輸出端子被連接至 反相器h的輸入端子。反相器Io、 NOR門NG、以及反相器Ii組成延 遲調(diào)節(jié)電路105。延遲調(diào)節(jié)電路105的輸出或者反相器^的輸出端子被 連接至第一延遲電路DC1的輸入端子或者反相器12的輸入端子。因此， 通過(guò)延遲調(diào)節(jié)電路105調(diào)節(jié)從第一延遲電路DC1輸出的各個(gè)信號(hào)的延 遲量，并且如此調(diào)節(jié)的信號(hào)被輸入回第一延遲電路DC1。組成延遲調(diào)節(jié)電路105的反相器Io的延遲量等于組成第一和第二 延遲電路DC1和DC2的反相器12至12)(+1中的每一個(gè)的延遲量。同時(shí)， 組成延遲調(diào)節(jié)電路105的反相器I,的延遲量小于其它的反相器中的每 一個(gè)的延遲量，并且反相器L和NOR門NG的延遲量的總和等于其它 的反相器中的每一個(gè)的延遲量。第一延遲電路DC1和第二延遲電路DC2每一個(gè)包括多個(gè)延遲單元 DU。如圖1中所示，每個(gè)延遲單元DU包括諸如反相器l2和l3的一對(duì) 反相器。第一延遲電路DC1包括(x/2-l)個(gè)延遲單元，每個(gè)延遲單元 分別包括成對(duì)的反相器12和13、 14和15、 16和17、…、L^和Ix.3、以及 Ix.2和Iw。同時(shí)，第二延遲電路DC2包括x/2個(gè)延遲單元，每個(gè)延遲單元分別包括成對(duì)的反相器IxW和Ix+2、 Ix+3和Ix+4、…、123{=3和12^2、 以及l(fā)2W和hx。如圖1中所示，在反相器I,至Iw中，奇數(shù)編號(hào)的反相器，即反 相器I,、 13、…、Ix.3、以及Iw分別輸出信號(hào)Pi、 P3、…、Px.3、以及 P^。在反相器Ix至l2x中，偶數(shù)編號(hào)的反相器，即Ix、 Ix+2、…、I2x=2 和12x分別輸出信號(hào)Pc、 P2、…、Px.2、以及Px。從脈沖相位差檢測(cè)電 路101輸出的信號(hào)P。、 Pi、 P2、…、Px_2、 P^、以及Px被輸入至電平 移位電路102。電平移位電路102是如下的電路，其將從脈沖相位差檢測(cè)電路101輸出的每一個(gè)信號(hào)的電平移位成適當(dāng)?shù)碾娖剑沟眯盘?hào)被輸入到組成脈沖邊緣檢測(cè)電路103的D觸發(fā)器。將被輸入至電平移位電路102的 脈沖信號(hào)Po、 Pi、 P2、、 Px.2、 Px.i、以及Px分別從電平移位電路102 輸出作為脈沖信號(hào)P。'、 Pr、 P2，、、 Px.2，、 px.r、以及P/。脈沖邊緣檢測(cè)電路103包括(x+1)個(gè)D觸發(fā)器FF。至FFx和x個(gè) AND門AG()至AGX.1Q D觸發(fā)器FFQ的數(shù)據(jù)輸入端子D接收從電平移14位電路102輸出的脈沖信號(hào)Po'。此外，D觸發(fā)器FF,的數(shù)據(jù)輸入端子 D接收從電平移位電路102輸出的脈沖信號(hào)Pf。同樣地，D觸發(fā)器FF2 至FFx的數(shù)據(jù)輸入端子D分別接收從電平移位電路102輸出的脈沖信 號(hào)P2，至Px，。 D觸發(fā)器中的每一個(gè)的復(fù)位輸入端子R接收所需要的復(fù) 位信號(hào)Reset。 D觸發(fā)器中的每一個(gè)的時(shí)鐘輸入端子接收位置檢測(cè)脈沖 Pp。AND門AGQ接收從D觸發(fā)器FFQ的輸出端子Q輸出的信號(hào)和從D 觸發(fā)器FFi的反相輸出端子-Q輸出的信號(hào)。此外，AND門AG,接收從 D觸發(fā)器FF,的輸出端子Q輸出的信號(hào)和從D觸發(fā)器FF2的反相輸出 端子-Q輸出的信號(hào)。同樣地，AND門AG2至AG^分別接收從D觸發(fā) 器FF2至FF^的輸入端子D輸出的信號(hào)和從D觸發(fā)器FF3至FFx的反 相輸出端子-Q輸出的信號(hào)。然后，AND門AGo至AG^分別輸出信號(hào) Ao至A^。由此通過(guò)AND門輸出信號(hào)，這增強(qiáng)了檢測(cè)脈沖位置的精確 度。二進(jìn)制編碼器104對(duì)從脈沖邊緣檢測(cè)電路103輸出的信號(hào)Ao至 A^執(zhí)行二進(jìn)制轉(zhuǎn)換，并且輸出信號(hào)作為二進(jìn)制數(shù)字?jǐn)?shù)據(jù)。接下來(lái)參考圖2和圖3，描述了根據(jù)第一示例性實(shí)施例的使用脈 沖相位差檢測(cè)電路的ADC的操作。圖2是示出輸入電壓Vi。處于較高 的電平并且延遲量較小的情況的時(shí)序圖。同時(shí)，圖3是示出輸入電壓 Vin處于較低的電平并且延遲量較大的情況的時(shí)序圖。如圖2和圖3中 所示，在開(kāi)始測(cè)量之前，復(fù)位信號(hào)Reset被輸入至組成脈沖邊緣檢測(cè)電 路103的D觸發(fā)器FF。至FFX中的每一個(gè)的復(fù)位輸入端子R。如圖2和圖3中所示，在開(kāi)始測(cè)量時(shí)，負(fù)邏輯的脈沖信號(hào)Pin被輸 入至脈沖相位差檢測(cè)電路101。在這樣的情況下，當(dāng)脈沖信號(hào)Pin處于 高電平時(shí)，從反相器Ii和組成延遲電路DCl的奇數(shù)編號(hào)的反相器，艮P， 反相器13、…、Ix.3以及I^輸出的信號(hào)Pi、 P3、…、Px.3、以及P^處于高電平。同時(shí)，從組成第二延遲電路DC2的偶數(shù)編號(hào)的反相器，艮P，反相器Ix、 以及Ih輸出的信號(hào)Po、 P2、…、Px-2、以及Px處于低電平。當(dāng)脈沖信號(hào)Pn被切換成低電平時(shí)，從反相器h輸出的信號(hào)P,被切 換成低電平。然后，在經(jīng)過(guò)包括反相器12和13的延遲單元DU之后， 即與一對(duì)反相器相對(duì)應(yīng)的延遲時(shí)間流逝之后，從反相器13輸出的信號(hào)P3被切換成低電平。然后，每次在流逝了與每對(duì)反相器相對(duì)應(yīng)的延遲 時(shí)間時(shí)，順序地將輸出信號(hào)P5、 P7、、 Px.3、以及P^切換成低電平。 脈沖信號(hào)Pi。的輸入和來(lái)自于反相器Iy的脈沖信號(hào)的第一輸出之間的 時(shí)間用于生成預(yù)定的延遲量。如稍后所述，反相器Ii至I^不僅用于生 成延遲量，而且用于檢測(cè)脈沖相位差。這消除了提供現(xiàn)有技術(shù)中用于 生成延遲量的延遲單元的需要。因此，延遲單元的數(shù)目可以被減半。從第一延遲電路DC1或者反相器Iw輸出的信號(hào)P^被輸入至第二延遲電路DC2。在與一個(gè)反相器相對(duì)應(yīng)的延遲時(shí)間流逝之后，從反相器Ix輸出的信號(hào)P()被從低電平切換成高電平。然后，在經(jīng)過(guò)包括反 相器I^和Ix+2的延遲單元DU之后，g卩，與一對(duì)反相器相對(duì)應(yīng)的延遲 時(shí)間流逝之后，從反相器L+2輸出的信號(hào)P2被從低電平切換成高電平。 然后，每次在流逝了與一對(duì)反相器相對(duì)應(yīng)的延遲時(shí)間時(shí)，順序地將輸 出信號(hào)P4、 P6、 、 Px.2、以及Px從低電平切換成高電平。從第一延遲電路DC1或者反相器Iw輸出的信號(hào)P^再次通過(guò)反相器Io而被輸入到NOR門NG的輸入端子，其中，反相器Ic具有與其 它反相器的每個(gè)相同的延遲量。如上所述，反相器L和NOR門NG的 延遲量的總和等于其它的反相器中的每一個(gè)的延遲量。為此，從反相 器I^輸出的信號(hào)P"被切換成低電平，并且與一對(duì)反相器相對(duì)應(yīng)的延 遲時(shí)間流逝之后，從反相器h輸出的信號(hào)P!被從低電平切換成高電平。 然后，每次在流逝了與一對(duì)反相器相對(duì)應(yīng)的延遲時(shí)間時(shí)，順序地將輸 出信號(hào)P3、 P5、…、Px.3、以及P^從高電平切換成低電平。16因此，參考圖2和圖3,每次在流逝了與一個(gè)反相器相對(duì)應(yīng)的延
遲時(shí)間時(shí)，順序地將信號(hào)P。、 Pi、 P2、 P3、…、Px-2、以及Px.!從低電
平切換成高電平。以與上述相類似的方式，將ADC設(shè)計(jì)為能夠在接收 奇數(shù)編號(hào)的脈沖信號(hào)(P^ P3、 P5、…)的輸出端子和在接收偶數(shù)編號(hào) 的脈沖信號(hào)(Pc、 P2、 P4、)的輸出端子處使用相同的邏輯信號(hào)來(lái)檢 測(cè)脈沖。這使能夠以與一個(gè)反相器相對(duì)應(yīng)的延遲時(shí)間的間隔來(lái)檢測(cè)脈 沖相位差。在這樣的情況下，每個(gè)反相器的輸出的上升時(shí)間(tr)和下 降時(shí)間(tf)是不同的。因此，執(zhí)行脈沖位置檢測(cè)的每個(gè)延遲單元需要 包括一對(duì)反相器，并且需要使用相同的邏輯信號(hào)來(lái)檢測(cè)脈沖。為此， 在現(xiàn)有技術(shù)中很難以比與一對(duì)反相器相對(duì)應(yīng)的延遲時(shí)間的間隔更短的 間隔來(lái)檢測(cè)脈沖位置。根據(jù)本發(fā)明的示例性實(shí)施例，能夠以與一個(gè)反 相器相對(duì)應(yīng)的延遲時(shí)間的間隔，S卩，現(xiàn)有技術(shù)的延遲時(shí)間的一半來(lái)檢 測(cè)脈沖位置。
在從將脈沖信號(hào)Pin從高電平切換到低電平開(kāi)始流逝預(yù)定時(shí)間 (即，ADC的采樣時(shí)間)之后，位置檢測(cè)信號(hào)Pp被輸入到組成脈沖邊 緣檢測(cè)電路103的D觸發(fā)器FFo至FFx中的每一個(gè)的時(shí)鐘輸入端子。參 考圖2，在輸出信號(hào)Ax-3處檢測(cè)脈沖邊緣。此外，參考圖3，在輸出 信號(hào)A2處檢測(cè)脈沖邊緣。與ADC輸入電壓的上限相對(duì)應(yīng)的脈沖傳輸 時(shí)間可以被設(shè)置為ADC的采樣時(shí)間，其中，所述輸入電壓的上限是用 于最小延遲的條件。
最后，脈沖信號(hào)Pin被再次設(shè)置為高電平以停止操作。
根據(jù)本發(fā)明的示例性實(shí)施例，能夠以與單個(gè)反相器相對(duì)應(yīng)的延遲 時(shí)間的間隔來(lái)檢測(cè)脈沖位置。結(jié)果，與現(xiàn)有技術(shù)相比較，組成根據(jù)本 發(fā)明的示例性實(shí)施例的脈沖相位差檢測(cè)電路的反相器的數(shù)量能夠被減 半，并且脈沖相位差檢測(cè)電路101的總延遲量被減半。此外，用于檢 測(cè)脈沖位置的時(shí)間(ADC的采樣時(shí)間)能夠被減半，這導(dǎo)致高速度操作。
反相器的數(shù)量的減少導(dǎo)致電路尺寸和芯片布局尺寸的減少。此外， 這有助于在布局設(shè)計(jì)中的延遲單元的整體布局，有利于導(dǎo)致延遲單元
DU的相對(duì)位置之間更短的距離。因此，提高了組成各個(gè)延遲單元的反 相器之間的延遲量的相對(duì)精確度，并且能夠確保檢測(cè)脈沖相位差的穩(wěn) 定精確度。
接下來(lái)，將會(huì)描述本發(fā)明的另一示例性實(shí)施例。圖4是示出根據(jù) 本發(fā)明的第二示例性實(shí)施例的ADC的電路圖。用相同的附圖符號(hào)表示 與第一示例性實(shí)施例相同的組件，并且適當(dāng)?shù)厥÷粤岁P(guān)于其的描述。 如圖4中所示，根據(jù)第二示例性實(shí)施例的ADC包括脈沖邊緣檢測(cè)電路 203，該電路包括代替圖1中所示的AND門的NOR門。其它的組件與 第一示例性實(shí)施例的相類似。
NOR門NGo接收從D觸發(fā)器FFo的輸出端子Q輸出的信號(hào)，和 從D觸發(fā)器的輸出端子Q輸出的信號(hào)。NOR門NGt接收通過(guò)反相 器將從D觸發(fā)器FFi的輸出端子Q輸出的信號(hào)反相而獲得的信號(hào)，和 從D觸發(fā)器FF2的輸出端子Q輸出的信號(hào)。同樣地，NOR門NG2至 NG^分別接收通過(guò)反相器將從D觸發(fā)器FF2至FF^的輸出端子Q輸 出的信號(hào)反相而獲得的信號(hào)，和從D觸發(fā)器FF3至FFx的輸出端子Q 輸出的信號(hào)。然后，NOR門NGo至NG^分別輸出信號(hào)Ao至A^。
在這樣的情況下，當(dāng)從脈沖相位差檢測(cè)電路101輸出并且具有較 早的脈沖到達(dá)時(shí)間的輸出信號(hào)Pm處于高電平時(shí)，并且當(dāng)與信號(hào)Pm相
鄰的輸出信號(hào)Pm+i處于低電平時(shí)，輸出表示脈沖邊緣的出現(xiàn)的結(jié)果。 同時(shí)，當(dāng)輸出信號(hào)Pm和相鄰的輸出信號(hào)PmW是不同于滿足上述條件的
邏輯信號(hào)時(shí)，從NOR門輸出表示脈沖邊緣還沒(méi)有到達(dá)或者已經(jīng)經(jīng)過(guò)的結(jié)果。注意的是，通過(guò)反相器將具有較早的脈沖到達(dá)時(shí)間的D觸發(fā)器的 輸出進(jìn)行反相，使得提高了從NOR門產(chǎn)生的輸出的穩(wěn)定和精確度，并 且在輸入之間提供了時(shí)間差。
接下來(lái)，將描述本發(fā)明的又一個(gè)示例性實(shí)施例。圖5是示出根據(jù) 本發(fā)明的第三示例性實(shí)施例的脈沖相位差檢測(cè)電路的電路圖。圖6是 示出使用根據(jù)第三示例性實(shí)施例的脈沖相位差檢測(cè)電路的ADC的框 圖。用相同的附圖符號(hào)表示與第一示例性實(shí)施例相同的組件，并且適 當(dāng)?shù)厥÷粤岁P(guān)于其的描述。
當(dāng)組成根據(jù)第一和第二示例性實(shí)施例的脈沖相位差檢測(cè)電路101 的反相器被用于在接近于CMOS晶體管的閾值電壓Vth的電壓下進(jìn)行 操作時(shí)，由于電壓中的變化導(dǎo)致的延遲變化增加。這增加了ADC的采 樣時(shí)間和延遲單元的總延遲量，這使很難執(zhí)行高速度操作。另外，在 接近于閾值電壓Vth的電壓下晶體管操作變得不穩(wěn)定，從而各個(gè)反相 器的延遲變化(即，抖動(dòng))增加并且減少ADC的轉(zhuǎn)換精確度。因此， 為了穩(wěn)定CMOS晶體管的操作，必須將ADC的輸入電壓Vin設(shè)置為大 約是高電勢(shì)側(cè)電壓VDD和低電勢(shì)側(cè)電壓VSS之間的電壓的一半。
如圖5中所示，根據(jù)第三示例性實(shí)施例的ADC包括脈沖相位差檢 測(cè)電路101H，該脈沖相位差檢測(cè)電路101H用于在輸入電壓Vin處于較 高的電平時(shí)使用(用于高電勢(shì)測(cè)量)；和脈沖相位差檢測(cè)電路101L， 該脈沖相位差檢測(cè)電路101L用于當(dāng)輸入電壓Vin處于較低的電平時(shí)使 用(用于低電勢(shì)測(cè)量)。例如，用于高電勢(shì)測(cè)量的脈沖相位差檢測(cè)電 路101H的基準(zhǔn)電壓V^2可以被設(shè)置為低電勢(shì)側(cè)電壓VSS。通常，低 電勢(shì)側(cè)電壓VSS對(duì)應(yīng)于接地電壓(0V)。同時(shí)，用于低電勢(shì)測(cè)量的脈 沖相位差檢測(cè)電路101L的基準(zhǔn)電壓V^可以被設(shè)置為高電勢(shì)側(cè)電壓 VDD (例如，3V)。參考圖5，在用于高電勢(shì)測(cè)量的脈沖相位差檢測(cè)電路101H的反相 器li至I^中，從奇數(shù)編號(hào)的反相器，即反相器L、 13、…、Ix.3、以及 Ix.j輸出信號(hào)PH,、 PH3、…、PHX.3、以及PHw。此外，在反相器Ix至
12x+l中，從偶數(shù)編號(hào)的反相器，即反相器Ix、 Ix+2、 …、工2x-2、 以及 直2x
輸出信號(hào)PHo、 PH2、…、PHX.2、以及PHx。從用于高電勢(shì)測(cè)量的脈沖 相位差檢測(cè)電路101H輸出的信號(hào)PHo、 PHh、 PH2、、 PHX_2、 PHw、 以及PHx被輸入到用于高電勢(shì)測(cè)量的電平移位電路102H。然后，從用 于高電勢(shì)測(cè)量的電平移位電路102H輸出脈沖信號(hào)PH()'、PH,'、PH2'、…、 PHX.2，、 PHxV、以及PHx，。
用于低電勢(shì)測(cè)量的脈沖相位差檢測(cè)電路101L以與用于高電勢(shì)測(cè) 量的脈沖相位差檢測(cè)電路IOIH相類似的方式進(jìn)行操作。從用于低電勢(shì) 測(cè)量的脈沖相位差檢測(cè)電路101L輸出的信號(hào)PL。、PL,、PL2、…、PLx.2、 PL^、以及PLx被輸入至用于低電勢(shì)測(cè)量的電平移位電路102L。然后， 從用于低電勢(shì)測(cè)量的電平移位電路102L輸出脈沖信號(hào)PIV、 PIV、 PL2，、…、PLX.2，、 PLx.r、以及PLx，。
圖6是根據(jù)第三示例性實(shí)施例的使用脈沖相位差檢測(cè)電路的ADC 的框圖。參考圖6，通過(guò)與第二示例性實(shí)施例的脈沖邊緣檢測(cè)電路203 相類似的用于高電勢(shì)測(cè)量的脈沖邊緣檢測(cè)電路203H,從用于高電勢(shì)測(cè) 量的電平移位電路102H輸出的信號(hào)被從用于高電勢(shì)測(cè)量的二進(jìn)制編 碼器104H輸出作為二進(jìn)制數(shù)字?jǐn)?shù)據(jù)"M"。同樣地，通過(guò)用于低電勢(shì) 測(cè)量的脈沖邊緣檢測(cè)電路203L，從用于低電勢(shì)測(cè)量的電平移位電路 102L輸出的信號(hào)被從用于低電勢(shì)測(cè)量的二進(jìn)制編碼器104L輸出作為 二進(jìn)制數(shù)字?jǐn)?shù)據(jù)"N"。
數(shù)字?jǐn)?shù)據(jù)"M"和"L"被輸入至比較器306以進(jìn)行相互比較。比 較結(jié)果被輸入到復(fù)用器MPX作為控制信號(hào)。此外，數(shù)字?jǐn)?shù)據(jù)"M"被輸入至操作單元1。操作單元1基于被存 儲(chǔ)在寄存器中的數(shù)據(jù)"a"來(lái)計(jì)算H+M-2a，并且輸出計(jì)算結(jié)果作為數(shù)據(jù) "A"。在這樣的情況下，數(shù)據(jù)"a"是假定M-N獲得的值，并且"H" 表示用于高電勢(shì)測(cè)量的ADC和用于低電勢(shì)測(cè)量的ADC中每一個(gè)的輸 入電壓的上限。
此外，數(shù)字?jǐn)?shù)據(jù)N被輸入至操作單元2。操作單元2計(jì)算H-N， 并且輸出計(jì)算結(jié)果作為數(shù)據(jù)"C"。
復(fù)用器MPX接收從操作單元1輸出的數(shù)據(jù)"A"、從操作單元2 輸出的數(shù)據(jù)"C"、以及用作被存儲(chǔ)在寄存器中的數(shù)據(jù)"a"的數(shù)據(jù)"B"。 然后，響應(yīng)于從比較器306輸出的控制信號(hào)，輸出結(jié)果"D"作為二進(jìn) 制數(shù)字?jǐn)?shù)據(jù)。在這樣的情況下，當(dāng)M〉N時(shí)滿足D-A;當(dāng)M-N時(shí)滿足 D=B;并且當(dāng)M<N時(shí)滿足D-C。
圖7是示出從用于高電勢(shì)測(cè)量的ADC輸出的數(shù)據(jù)"M"和從用于 低電勢(shì)測(cè)量的ADC輸出的數(shù)據(jù)"N"的處理的流程圖。從用于高電勢(shì) 測(cè)量的ADC輸出數(shù)據(jù)"M" (SI)。同時(shí)，從用于低電勢(shì)測(cè)量的ADC 輸出數(shù)據(jù)"N" (S2)。然后，確定數(shù)據(jù)"M"是否等于數(shù)據(jù)"N" (S3)。 當(dāng)在步驟S3中為是時(shí)，輸出數(shù)據(jù)"a"作為結(jié)果(S4)。當(dāng)在步驟S3 中為否時(shí)，確定數(shù)據(jù)"M"是否大于數(shù)據(jù)"N" (S5)。當(dāng)在步驟S5 中為是時(shí)，輸出H+M-2a作為結(jié)果(S6)。當(dāng)在步驟S5中為否時(shí)，輸 出H-N作為結(jié)果(S7)。
圖8示出當(dāng)提供了 64個(gè)延遲單元時(shí)相對(duì)于輸入電壓Vin的延遲量 中的變化。在上述構(gòu)造中，由用于高電勢(shì)測(cè)量的脈沖相位差檢測(cè)電路 101H產(chǎn)生的脈沖檢測(cè)等于由用于低電勢(shì)測(cè)量的脈沖相位差檢測(cè)電路 101L產(chǎn)生的脈沖檢測(cè)時(shí)的輸入電壓Vin被用作基準(zhǔn)?；鶞?zhǔn)對(duì)應(yīng)于數(shù)據(jù) "a"。當(dāng)施加高于基準(zhǔn)的電壓時(shí)，通過(guò)用于高電勢(shì)測(cè)量的脈沖相位差 檢測(cè)電路IOIH來(lái)檢測(cè)脈沖相位差。同時(shí)，當(dāng)施加低于基準(zhǔn)的電壓時(shí)，
21通過(guò)用于低電勢(shì)測(cè)量的脈沖相位差檢測(cè)電路101L來(lái)檢測(cè)脈沖相位差。 在第三示例性實(shí)施例中，可以確定脈沖相位差檢測(cè)電路中的哪一個(gè)已 經(jīng)檢測(cè)到MSB附近的脈沖位置，并且可以檢測(cè)到該脈沖位置。
根據(jù)第三示例性實(shí)施例，脈沖相位差檢測(cè)電路的高電勢(shì)側(cè)電壓 VDD和低電勢(shì)側(cè)電壓VSS能夠直接地輸入至輸入電壓Vin。此外，能 夠在VDD和VSS之間的寬范圍內(nèi)測(cè)量電壓。
如上所述，根據(jù)本發(fā)明的示例性實(shí)施例，能夠以與單級(jí)反相器相 對(duì)應(yīng)的延遲時(shí)間的間隔來(lái)檢測(cè)脈沖位置。結(jié)果，與現(xiàn)有技術(shù)相比較， 組成脈沖相位差檢測(cè)電路的反相器的數(shù)目能夠被減半，并且脈沖相位 差檢測(cè)電路的總延遲量被減半。此外，用于檢測(cè)脈沖位置的時(shí)間(ADC 的采樣時(shí)間)能夠被減半，這導(dǎo)致高速度操作。
此外，反相器的數(shù)量的減少導(dǎo)致電路尺寸和芯片布局尺寸的減少。 此外，這有助于在布局設(shè)計(jì)中的延遲單元的整體布局，導(dǎo)致延遲單元 的相對(duì)位置之間更短的距離。因此，提高了組成每個(gè)延遲單元的反相 器之間的延遲量的相對(duì)精確度，并且能夠確保檢測(cè)脈沖相位差的穩(wěn)定 精確度。
雖然已經(jīng)以若干示例性實(shí)施例的方式對(duì)本發(fā)明進(jìn)行了描述，但是 本領(lǐng)域的技術(shù)人員將理解在所附的權(quán)利要求的精神和范圍內(nèi)可以利用 各種修改方式來(lái)實(shí)踐本發(fā)明，并且本發(fā)明并不限于上述的示例。
此外，權(quán)利要求的范圍不受到上述的示例性實(shí)施例的限制。
此外，應(yīng)當(dāng)注意的是，申請(qǐng)人意在涵蓋所有權(quán)利要求要素的等同 形式，即使在后期的審査過(guò)程中對(duì)權(quán)利要求進(jìn)行的修改亦是如此。
權(quán)利要求
1.一種脈沖相位差檢測(cè)電路，包括第一延遲電路，所述第一延遲電路接收第一脈沖信號(hào)以輸出通過(guò)延遲所述第一脈沖信號(hào)而獲得的信號(hào)作為第二脈沖信號(hào)，并且包括具有相同的延遲量并且被串行地連接的多個(gè)延遲單元；第二延遲電路，所述第二延遲電路接收所述第二脈沖信號(hào)，并且包括具有相同的延遲量并且被串行地連接的多個(gè)延遲單元；第一延遲調(diào)節(jié)電路，所述第一延遲調(diào)節(jié)電路調(diào)節(jié)關(guān)于所述第二脈沖信號(hào)的延遲量，并且將所調(diào)節(jié)的第二脈沖信號(hào)輸出回所述第一延遲電路作為第三脈沖信號(hào)；以及脈沖到達(dá)位置檢測(cè)電路，所述脈沖到達(dá)位置檢測(cè)電路基于所述第一延遲電路的所述延遲單元的輸出和基于所述第二延遲電路的所述延遲單元的輸出來(lái)檢測(cè)所述第一脈沖信號(hào)的脈沖到達(dá)位置，所述第一延遲電路的所述延遲單元的所述輸出被作為所述第三脈沖信號(hào)進(jìn)行傳輸，并且所述第二延遲電路的所述延遲單元的所述輸出被作為所述第二脈沖信號(hào)進(jìn)行傳輸。
2. 根據(jù)權(quán)利要求l所述的脈沖相位差檢測(cè)電路，其中，所述第一 延遲電路的給定延遲單元的輸出和所述第二延遲電路的給定延遲單元 的輸出之間的延遲差是所述延遲單元中的每一個(gè)的延遲量的一半，所 述第一延遲電路的所述給定延遲單元的所述輸出被作為所述第三脈沖 信號(hào)進(jìn)行傳輸，并且所述第二延遲電路的所述給定延遲單元的所述輸 出被作為所述第二脈沖信號(hào)進(jìn)行傳輸。
3. 根據(jù)權(quán)利要求l所述的脈沖相位差檢測(cè)電路，其中，所述脈沖 到達(dá)位置檢測(cè)電路包括多個(gè)鎖存電路，所述鎖存電路響應(yīng)于位置檢測(cè) 脈沖而鎖存所述第一和第二延遲電路的所述延遲單元中的每一個(gè)的輸 出。
4. 一種包括如權(quán)利要求1所述的脈沖相位差檢測(cè)電路的A/D轉(zhuǎn)換 器，進(jìn)一步包括數(shù)字?jǐn)?shù)據(jù)生成電路，所述數(shù)字?jǐn)?shù)據(jù)生成電路基于所述第一脈沖信 號(hào)的所述脈沖到達(dá)位置生成表示模擬輸入信號(hào)的數(shù)字?jǐn)?shù)據(jù)，其中，所述第一和第二延遲電路的每個(gè)延遲單元的延遲量是相同的，并且根據(jù)所述模擬輸入信號(hào)的電壓電平而變化；并且所述第二延遲電路接收通過(guò)所述第一延遲電路傳輸?shù)乃龅谝幻} 沖信號(hào)作為所述第二脈沖信號(hào)。
5. 根據(jù)權(quán)利要求4所述的A/D轉(zhuǎn)換器，其中，所述第一延遲電路 的給定延遲單元的輸出與所述第二延遲電路的給定延遲單元的輸出之 間的延遲差是所述延遲單元中的每一個(gè)的延遲量的一半，所述第一延 遲電路的所述給定延遲單元的所述輸出被作為所述第三脈沖信號(hào)進(jìn)行 傳輸，并且所述第二延遲電路的所述給定延遲單元的所述輸出被作為 所述第二脈沖信號(hào)進(jìn)行傳輸。
6. 根據(jù)權(quán)利要求4所述的A/D轉(zhuǎn)換器，其中，所述脈沖到達(dá)位置 檢測(cè)電路包括多個(gè)鎖存電路，所述鎖存電路響應(yīng)于位置檢測(cè)脈沖而鎖 存所述第一和第二延遲電路的所述延遲單元中的每一個(gè)的輸出。
7. 根據(jù)權(quán)利要求4所述的A/D轉(zhuǎn)換器，進(jìn)一步包括 第三延遲電路，所述第三延遲電路輸出通過(guò)延遲所述第一脈沖信號(hào)而獲得的信號(hào)作為第四脈沖信號(hào)，并且包括具有與所述第一延遲電 路的所述延遲單元的延遲量相等的延遲量并且被串行地連接的多個(gè)延 遲單元；第四延遲電路，所述第四延遲電路接收所述第四脈沖信號(hào)，并且 包括具有與所述第一延遲電路的所述延遲單元的延遲量相等的延遲量并且被串行地連接的多個(gè)延遲單元；第二延遲調(diào)節(jié)電路，所述第二延遲調(diào)節(jié)電路調(diào)節(jié)關(guān)于所述第四脈 沖信號(hào)的延遲量，并且將所調(diào)節(jié)的第四脈沖信號(hào)輸出回所述第三延遲電路作為第五延遲信號(hào)；以及第二脈沖到達(dá)位置檢測(cè)電路，所述第二脈沖到達(dá)位置檢測(cè)電路基 于所述第三延遲電路的所述延遲單元的輸出并且基于所述第四延遲電 路的所述延遲單元的輸出來(lái)檢測(cè)所述第一脈沖信號(hào)的脈沖到達(dá)位置， 所述第三延遲電路的所述延遲單元的所述輸出被作為所述第五脈沖信 號(hào)進(jìn)行傳輸，并且所述第四延遲電路的所述延遲單元的所述輸出被作 為所述第四脈沖信號(hào)進(jìn)行傳輸，其中，基于所述模擬輸入信號(hào)和第一基準(zhǔn)電壓信號(hào)之間的電勢(shì)差 來(lái)確定所述第一和第二延遲電路的所述延遲單元中的每一個(gè)的延遲 量，并且基于第二基準(zhǔn)電壓信號(hào)和所述模擬輸入信號(hào)之間的電勢(shì)差來(lái) 確定所述第三和第四延遲電路的所述延遲單元中的每一個(gè)的延遲量， 所述第二基準(zhǔn)電壓信號(hào)不同于所述第一基準(zhǔn)電壓信號(hào)。
8. 根據(jù)權(quán)利要求6所述的A/D轉(zhuǎn)換器，其中，所述多個(gè)鎖存電路 中的每一個(gè)包括觸發(fā)器。
9. 根據(jù)權(quán)利要求8所述的A/D轉(zhuǎn)換器，其中，所述第一脈沖到達(dá) 位置檢測(cè)電路包括多個(gè)AND門，所述AND門接收分別從兩個(gè)不同的 觸發(fā)器輸出的兩個(gè)信號(hào)。
10. 根據(jù)權(quán)利要求8所述的A/D轉(zhuǎn)換器，其中，所述第一脈沖到 達(dá)位置檢測(cè)電路包括多個(gè)NOR門，所述NOR門接收分別從兩個(gè)不同 的觸發(fā)器輸出的兩個(gè)信號(hào)。
11. 根據(jù)權(quán)利要求4所述的A/D轉(zhuǎn)換器，其中，所述多個(gè)延遲單 元中的每一個(gè)包括被串行地連接的一對(duì)反相器。
12. 根據(jù)權(quán)利要求11所述的A/D轉(zhuǎn)換器，其中，組成所述多個(gè)延 遲單元中的每一個(gè)的所述一對(duì)反相器具有相同的延遲量。
13.根據(jù)權(quán)利要求4所述的A/D轉(zhuǎn)換器，進(jìn)一步包括啞元反相器， 所述啞元反相器被提供在所述第二延遲電路的末級(jí)。
全文摘要
本發(fā)明提供了一種脈沖相位差檢測(cè)電路和使用其的A/D轉(zhuǎn)換器。提供的脈沖相位差檢測(cè)電路包括第一延遲電路，其接收第一脈沖信號(hào)以輸出通過(guò)延遲第一脈沖信號(hào)而獲得的信號(hào)作為第二脈沖信號(hào)，并且包括具有相同延遲量的串行地連接的多個(gè)延遲單元；第二延遲電路，其接收第二脈沖信號(hào)，并且包括具有相同延遲量的串行地連接的多個(gè)延遲單元；第一延遲調(diào)節(jié)電路，其調(diào)節(jié)關(guān)于第二脈沖信號(hào)的延遲量，并且將調(diào)節(jié)的第二脈沖信號(hào)輸出回到第一延遲電路作為第三脈沖信號(hào)；以及脈沖到達(dá)位置檢測(cè)電路，其基于被分別作為第三和第二脈沖信號(hào)而傳輸?shù)牡谝缓偷诙舆t電路的延遲單元的輸出，檢測(cè)第一脈沖信號(hào)的脈沖到達(dá)位置。
文檔編號(hào)G01R25/00GK101655521SQ200910163408
公開(kāi)日2010年2月24日 申請(qǐng)日期2009年8月19日 優(yōu)先權(quán)日2008年8月19日
發(fā)明者大場(chǎng)浩幸 申請(qǐng)人:恩益禧電子股份有限公司