專利名稱：一種樣本延遲移相數(shù)字相關器及相位補償方法
技術領域：
本發(fā)明涉及數(shù)字相關器，特別涉及到樣本延遲移相式數(shù)字相關器及相位補償方法。
背景技術：
數(shù)字相關器是指利用數(shù)字方法對輸入的信號進行相關處理的儀器。數(shù)字相關技術廣泛應用于通信和雷達系統(tǒng)中，所述的數(shù)字相關是雷達技術，尤其是微波遙感技術中，為了計算通道之間信號的內(nèi)積，而進行的復相關及累加過程的總稱。目前數(shù)字相關器主要應用在合成孔徑輻射計和極化輻射計中。在合成孔徑輻射計中，利用數(shù)字相關器實現(xiàn)多個(有些應用會打到上百個)通道之間的交叉互相關，可以節(jié)約系統(tǒng)在體積重量及功耗上的開銷。在極化輻射計中，利用數(shù)字相關器實現(xiàn)兩個極化通道的寬帶復相關，此時數(shù)字相關器的作用是在極高帶寬時(模擬技術無法達到幾個GHz帶寬信號的相關處理)，實時實現(xiàn)信號的相關。
在專利申請?zhí)枮?00410073955.6的中國專利《一種可重新配置的數(shù)字相關器》中，介紹了一種可實現(xiàn)1位，2位，3位數(shù)字相關的可重新配置的數(shù)字相關器，該數(shù)字相關器包括高速的ADC、數(shù)字相關電路、數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路以及DA數(shù)據(jù)格式轉(zhuǎn)換電路。數(shù)字相關電路由正交解調(diào)模塊和相關處理模塊組成，正交解調(diào)模塊采用數(shù)字移相技術實現(xiàn)正交解調(diào)，正交解調(diào)模塊進一步劃分為數(shù)據(jù)格式轉(zhuǎn)換單元、相關精度選擇單元、延時移相單元和總線輸出單元；數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路由數(shù)據(jù)格式轉(zhuǎn)換模塊和外部接口模塊組成，數(shù)據(jù)格式轉(zhuǎn)換模塊的功能是要將相關結果轉(zhuǎn)換為能夠通過接口傳輸?shù)母袷剑獠拷涌谀K的功能是按要求順序輸出I/Q信號的高位和低位。DA數(shù)據(jù)格式轉(zhuǎn)換電路是將數(shù)字相關電路中所得到的相關結果轉(zhuǎn)換為模擬量，并將轉(zhuǎn)換以后的不同基線的相關結果順序輸出，從而能夠在示波器上實時觀測到所有基線的相關結果。
該數(shù)字相關器的工作流程為首先將輸入的8路中頻信號經(jīng)過直接欠采樣，得到3位量化的數(shù)字化的中頻信號；然后對數(shù)字信號通過數(shù)字延時，實現(xiàn)模擬電路的移相功能；將同相和正交兩路中頻信號輸入FPGA，在FPGA中進行數(shù)字相關處理，得到復相關的結果。在該數(shù)字相關器中，不同通道之間都可以實現(xiàn)相關運算，既能夠?qū)崿F(xiàn)全冗余相關也能實現(xiàn)最小冗余相關。該數(shù)字相關器通過D/A變換將不同基線長度的復相關結果顯示為模擬量，可以方便地調(diào)節(jié)8個通道的幅度和相位平衡。這種數(shù)字相關器實現(xiàn)的相關精度接近于模擬相關的精度，但是在體積、重量、功耗和靈活性方面極大地優(yōu)于模擬相關。
上述的數(shù)字相關器盡管具有體積小、重量輕、功耗低、靈活性大、相關精度可調(diào)等優(yōu)點，但數(shù)字相關器將數(shù)字相關電路中所得到的相關結果轉(zhuǎn)換為模擬量并顯示的過程中，由于線性相位偏差，相關結果會遇到鏡像問題，給成像結果帶來了很大的影響，不可避免地對數(shù)字相關器所在的合成孔徑輻射計、極化輻射計等裝置的精度產(chǎn)生消極影響。
在一個采用上述數(shù)字相關器的合成孔徑輻射計中，合成孔徑輻射計通過測量目標輻射電磁波到達各個不同位置的天線的不同相位，可以計算出目標與天線之間的角度，也就得到目標的位置。如圖6所示，存在一個位于+20度位置的點目標，當不存在線性相位誤差時，點目標的反演結果為+20度位置的一個尖峰。當存在線性相位誤差時，在其對稱的位置(-20度)也出現(xiàn)了一個尖峰，這個對稱的尖峰就稱為鏡像。
通過對輸入信號的數(shù)字相關過程進行公式推導，可從理論上找到鏡像現(xiàn)象產(chǎn)生的原因。假設兩路輸入信號經(jīng)過欠采樣和數(shù)字移相處理后，它們的表達式分別為s1＝cos[(ω-ω0)t+φ1]+jsin[(ω-ω0)t+φ1+φ(ω)]s2＝cos[(ω-ω0)t+φ2]+jsin[(ω-ω0)t+φ2+φ(ω)]其中的ω0代表中心頻率，ω代表信號頻率偏離中心頻率的大小，t表示時間，φ1、φ2分別代表兩個通道的初始相位，即無線性相位誤差時，兩個通道信號的相位，φ(ω)=ωπ2ω0]]>表示由于數(shù)字樣本延時而產(chǎn)生的線性相位偏差，這一線性相位偏差是由于信號頻率偏離中心頻率造成，當信號頻率變化是，相位偏差也不同。線性相位偏差的計算公式是根據(jù)樣本延遲的基本原理推出的。
如前所述，數(shù)字相關是為了計算通道之間信號的內(nèi)積而進行的復相關及累加過程的總稱。因此要對兩路輸入信號做數(shù)字相關操作，就是對要對兩路輸入信號做復相關運算。具體的運算過程如下v=∫0T∫-ΔωΔωcos[(ω0+ω)t+φ1]cos[(ω0+ω)t+φ2]+jcos[(ω0+ω)t+φ1]sin[(ω0+ω)t+φ2+φ(ω)]dωdt]]>=∫0T∫-ΔωΔω12(cos[2(ω0+ω)t+φ1+φ2]+cos[φ1-φ2])+j12(sin[2(ω0+ω)t+φ1+φ2+φ(ω)]-sin[φ1-φ2-φ(ω)])dωdt]]>=∫0T∫-ΔωΔω12cos[φ1-φ2]-j12sin[φ1-φ2-φ(ω)]dωdt,]]>其中φ(ω)=2πfτ=ωπ2ω0]]>=T·Δω·cos[φ1-φ2]-j∫0T∫-ΔωΔω12{sin(φ1-φ2)cos(φ)-cos(φ1-φ2)sin(φ)}dωdt]]>由于SIN為奇對稱，所以 v=T·Δω·cos[φ1-φ2]-j∫0T∫-ΔωΔω12sin(φ1-φ2)cos(φ)]dωdt]]>=T·Δω·cos[φ1-φ2]-j1πTsin(φ1-φ2)2ω0sin(Δωπ2ω0)]]>=T·Δω[cos(φ1-φ2)-jsin(φ1-φ2)·SINC(Δωπ2ω0)]---(1)]]>其中的公式(1)就是當存在線性相位偏差時的復相關結果。
理想的正交信號復相關的結果如公式(2)所示v＝T·Δωcos(φ1-φ2)+j sin(φ1-φ2)](2)復相關結果通過圖像反演可成像，因此也稱為可見度函數(shù)。將公式(1)與公式(2)進行比較，發(fā)現(xiàn)樣本延遲移相式數(shù)字相關器的可見度函數(shù)的虛部被一個SINC函數(shù)加權，因此可見度函數(shù)的幅度和相位都發(fā)生了變化，但是只有虛部變化，且變化只與帶寬Δω有關。如果能將可見度函數(shù)的虛部除以一個SINC函數(shù)，就可解決線性相位偏差帶來的鏡像問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種樣本延遲移相數(shù)字相關器，消除了數(shù)字相關器在圖像反演過程中的鏡像問題。
本發(fā)明的另一個目的是提供一種使用樣本延遲移相數(shù)字相關器，進行數(shù)字延時移相所造成的線性相位偏差進行相位補償?shù)姆椒ā?br> 為了實現(xiàn)上述目的，本發(fā)明提供了一種樣本延遲移相數(shù)字相關器，包括高速的ADC、數(shù)字相關電路、數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路；所述的數(shù)字相關電路利用FPGA編程實現(xiàn)其功能，通過對FPGA重新配置，實現(xiàn)從1位到3位的數(shù)字相關；其特征在于，所述的數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路由數(shù)據(jù)格式轉(zhuǎn)換模塊、外部接口模塊和補償模塊組成，所述的高速ADC從外部的接收機接收已經(jīng)過放大和變頻處理的天線單元的模擬信號，并將這些模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，轉(zhuǎn)換后的數(shù)字信號進入數(shù)字相關電路；在數(shù)字相關電路中，對數(shù)字信號按順序進行正交解調(diào)和相關處理，將相關處理所得到的結果送入所述的數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路，數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路中的補償模塊對相關后的數(shù)字信號進行相位補償，消除在正交解調(diào)時所產(chǎn)生的線性相位偏差，然后由數(shù)據(jù)格式轉(zhuǎn)換模塊進行數(shù)據(jù)格式轉(zhuǎn)換，使之成為能夠通過接口傳輸?shù)母袷剑詈笥赏獠拷涌谀K按要求順序輸出數(shù)字信號的高位和低位。
上述技術方案中，還包括DA數(shù)據(jù)格式轉(zhuǎn)換電路，該DA數(shù)據(jù)格式轉(zhuǎn)換電路是將數(shù)字相關電路中所得到的相關結果轉(zhuǎn)換為模擬量，并將轉(zhuǎn)換以后的不同基線的相關結果順序輸出，在示波器上實時觀測所有基線的相關結果。
上述技術方案中，所述的高速ADC是指采樣速率在100MSPS以上的ADC。
上述技術方案中，所述的數(shù)字相關電路由正交解調(diào)模塊和相關處理模塊組成，正交解調(diào)模塊的功能是對數(shù)字中頻信號進行正交解調(diào)，生成I/Q數(shù)字信號，相關處理模塊的功能是將正交解調(diào)后的I/Q數(shù)字信號實現(xiàn)相關處理。
所述的正交解調(diào)模塊采用數(shù)字移相技術實現(xiàn)正交解調(diào)，正交解調(diào)模塊按功能進一步劃分為數(shù)據(jù)格式轉(zhuǎn)換單元、相關精度選擇單元、延時移相單元和總線輸出單元；數(shù)據(jù)格式轉(zhuǎn)換單元的作用是將輸入數(shù)據(jù)轉(zhuǎn)換為適合相關處理的數(shù)據(jù)格式，相關精度選擇單元的作用是根據(jù)系統(tǒng)精度的要求，選擇有效數(shù)據(jù)的位數(shù)，延時移相單元是采用數(shù)字移相技術中的延時移相方法實現(xiàn)正交解調(diào)。
所述的相關處理模塊中的相關處理包括自相關處理和互相關處理，自相關處理是在各自通道內(nèi)進行，互相關處理指任意兩個通道之間的互相關處理。
所述的相關處理模塊中的數(shù)字相關方式包括全冗余和最小冗余在內(nèi)的不同的實現(xiàn)方式，這些不同的實現(xiàn)方式通過對FPGA的不同配置來實現(xiàn)。
一種應用于樣本延遲移相數(shù)字相關器的相位補償方法，包括步驟1)、對經(jīng)過欠采樣和正交解調(diào)處理后的數(shù)字信號做復相關運算，得到實際正交信號的可見度函數(shù)；
步驟2)、對理想的正交信號做復相關運算，得到理想正交信號的可見度函數(shù)；步驟3)、對實際正交信號的可見度函數(shù)和理想正交信號的可見度函數(shù)做比對，得到實際正交信號的可見度函數(shù)的誤差項；步驟4)、根據(jù)誤差項生成補償因子，修正可見度函數(shù)，得到一新的、補償后的可見度函數(shù)。
上述技術方案中，所述的誤差項是一個SINC函數(shù)，其表達式為 該函數(shù)與帶寬Δω和中心頻率ω0相關，所述的SINC函數(shù)加權在實際正交信號的可見度函數(shù)的虛部。
本發(fā)明的樣本延遲移相數(shù)字相關器對數(shù)字相關器在正交解調(diào)時所采用的數(shù)字延時移相所造成的線性相位偏差進行了相位補償，消除了在圖像反演過程中所產(chǎn)生的鏡像問題。


圖1為本發(fā)明的用于合成孔徑輻射計上的樣本延遲移相數(shù)字相關器基本組成示意圖；圖2為本發(fā)明的樣本延遲移相數(shù)字相關器中8通道全冗余相關方案電路圖；圖3為本發(fā)明的樣本延遲移相數(shù)字相關器中數(shù)字移相技術原理圖；圖4為本發(fā)明的樣本延遲移相數(shù)字相關器中數(shù)據(jù)格式轉(zhuǎn)換模塊和補償模塊的電路圖；圖5為本發(fā)明的另一種樣本延遲移相數(shù)字相關器的實施例組成示意圖；圖6為本發(fā)明的樣本延遲移相數(shù)字相關器補償?shù)男Ч麍D。
具體實施例方式
下面參照附圖和實施例，對本發(fā)明做進一步的描述。
如圖1所示，本實施例以一個具體應用在合成孔徑輻射計上的數(shù)字相關器為例，對本發(fā)明的樣本延遲移相數(shù)字相關器進行說明。
一種樣本延遲移相數(shù)字相關器，由8個高速的ADC、數(shù)字相關電路、數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路組成。在本實施例中，8個高速ADC分別與對應的數(shù)字相關電路的輸入端相連接，例如第一路高速ADC與數(shù)字相關電路的din_i輸入端相連接，數(shù)字相關電路與數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路相連，數(shù)字相關電路的使能信號輸出端w_en與數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路的使能信號輸入端w_en相連，數(shù)字相關電路的數(shù)據(jù)輸出端Out 1與數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路的數(shù)據(jù)輸入端dout_32相連。數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路的輸出端與外部電路相連接。
所述的高速ADC的功能是通過欠采樣方式對輸入的接收機信號進行采集，并對這些信號實現(xiàn)模數(shù)轉(zhuǎn)換，在本實施例中可以選用市場上已有的模數(shù)轉(zhuǎn)換器，例如AD9054。由于AD9054的量化精度為8位，而對于合成孔徑輻射計來說，3位的精度已經(jīng)能夠滿足系統(tǒng)的要求，因此只需要將AD9054輸出的高4位與數(shù)字相關電路相連，就能夠保證足夠的輻射測量精度。按照奈奎斯特頻率的要求，采樣頻率應該至少為信號最高頻率的兩倍以上，才可以避免頻譜混疊。但是對于帶限信號而言，采用信號帶寬兩倍以上的頻率采樣，同樣也可以避免頻譜混疊，這種方法就是欠采樣。本實施例之所以使用上述的欠采樣方式對接收機信號進行采集，是因為采用欠采樣技術可以在保證信號不產(chǎn)生頻譜混疊的前提下，用最小的采樣頻率進行信號采集，從而可以減小后續(xù)數(shù)字相關電路的吞吐率，降低了技術復雜度。
所述的數(shù)字相關電路的功能是同時計算8個通道的自相關和任意兩個通道的互相關，數(shù)字相關電路可以利用FPGA來實現(xiàn)。在本實施例中，所述的FPGA可以選用XILINX的Virtex2v1000。如圖1所示，所述的數(shù)字相關電路有8個輸入端，分別為din_i、din_il、din_i2、din_i3、din_i4、din_i5、din_i6、din_i7，它們分別與上述的8路高速ADC相連。
在數(shù)字相關電路中主要實現(xiàn)兩個功能一是對數(shù)字中頻信號進行正交解調(diào)，二是對信號進行自相關和互相關處理。相應的，數(shù)字相關電路可以分為兩個模塊，即正交解調(diào)模塊和相關處理模塊。
在本實施例中采用數(shù)字移相技術實現(xiàn)正交解調(diào)，采用數(shù)字移相技術的優(yōu)點是避免了原來使用的模擬正交解調(diào)所帶來的系統(tǒng)體積大、重量重及功耗開銷高的缺點。如圖3所示，為本發(fā)明的數(shù)字移相方案的原理圖，從圖中可知，數(shù)字移相技術可以分為數(shù)據(jù)格式轉(zhuǎn)換、相關精度選擇、延時移相和總線輸出等步驟，因此在采用數(shù)字移相技術的正交解調(diào)模塊中，該模塊可以進一步劃分為數(shù)據(jù)格式轉(zhuǎn)換單元、相關精度選擇單元、延時移相單元和總線輸出單元。
數(shù)據(jù)格式轉(zhuǎn)換單元的作用是將輸入數(shù)據(jù)轉(zhuǎn)換為適合相關處理的數(shù)據(jù)格式，這里的數(shù)據(jù)格式轉(zhuǎn)換主要是指在符號數(shù)和無符號數(shù)之間的格式轉(zhuǎn)換，在本實施例中，輸入數(shù)據(jù)是符號數(shù)，符號數(shù)需要轉(zhuǎn)換成無符號數(shù)用來進行精度選擇，延時及總線合成。
相關精度選擇單元的作用是根據(jù)系統(tǒng)精度的要求，選擇有效數(shù)據(jù)的位數(shù)。相關精度選擇的原理是FPGA選擇不同的管腳作為有效輸入信號，所有的AD輸出都連接到FPGA，但FPGA按照精度要求選擇不同數(shù)目的管腳進行相關處理。根據(jù)本發(fā)明的要求，本發(fā)明能夠?qū)崿F(xiàn)1-3位的數(shù)字相關，而對于具體的系統(tǒng)而言，系統(tǒng)精度要求是不一樣的，可以是1位、2位或3位有效數(shù)據(jù)，位數(shù)越多，系統(tǒng)的精度越高。相關精度選擇單元可以根據(jù)不同的系統(tǒng)要求選擇精度，使得本發(fā)明具有廣泛的適用性。相關精度選擇單元功能的實現(xiàn)是通過對FPGA編程來實現(xiàn)的，一旦選定了一定的精度，在一個任務周期內(nèi)相關精度就不能改變。若要改變相關精度，則應在一個任務周期結束以后，對FPGA重新進行配置，以調(diào)整精度。3位數(shù)字相關是本發(fā)明對現(xiàn)有技術的一個改進，現(xiàn)有的HUT方案和NASA方案只能夠?qū)崿F(xiàn)1位、1.6位或2位量化的數(shù)字相關，本發(fā)明的3位數(shù)字相關能夠提供比1位和2位數(shù)字相關更高的輻射測量精度。
延時移相單元是采用數(shù)字移相技術的正交解調(diào)模塊的核心部分，延時移相是數(shù)字移相技術中的一種方法，它的原理是合理選擇延時電路的時鐘頻率，使得一個時鐘周期正好可以將輸入信號的中心頻率產(chǎn)生1/4周期的延時，因此當需要移相的數(shù)字信號延時一個時鐘周期后，信號相位也就正好改變1/4周期。采用延時移相方法實現(xiàn)數(shù)字移相的優(yōu)點是移相電路的結構非常簡單，只需要一級寄存器就可以實現(xiàn)，從而簡化了系統(tǒng)的復雜度。通過上述的延時移相方法實現(xiàn)了正交解調(diào)，解調(diào)產(chǎn)生了同相(I)和正交(Q)信號分量，將I/Q信號合成一路總線，通過總線輸出單元輸出，再進行后續(xù)的相關處理。合成總線的目的是避免后面相關部分的連線過于復雜。
相關處理模塊的功能是將前述經(jīng)過正交解調(diào)后的I/Q數(shù)字信號實現(xiàn)相關處理。相關處理包括自相關和互相關，這里的自相關是指8個通道的自相關，互相關是指任意兩個通道之間的互相關。在本發(fā)明中，數(shù)字相關可以有不同的實現(xiàn)方案，如最小冗余方案和全冗余方案。將8個通道中的任意兩個進行組合，共有C82=28]]>種組合方式，這種方法就叫做全冗余。8個天線一維排列，形成不間斷的基線只能到23，也就是在28種組合中選擇特定的23種組合，這種方法就是最小冗余。采用最小冗余方案可以實現(xiàn)功能，但精度不高，采用全冗余方案，精度高，但相應的開銷也比較大。根據(jù)實際需要，通過對FPGA編程可以實現(xiàn)最小冗余或全冗余。
下面結合圖2對相關處理模塊做進一步的詳細說明，如圖2所示為8通道全冗余相關電路圖。在該實施例中，要對8路輸入信號進行1路自相關處理，同時對8路輸入信號中的任意兩路進行互相關處理，因此在整個電路中有1個自相關器和28個互相關器，在圖中自相關器是標號為base line_dc的相關器，互相關器是標號從base line_dc1至base line_dc28的相關器。在本實施例中只進行了1路自相關，而不是8路自相關，進行8路自相關的目的是檢測8個通道的幅度平衡，同時也可以通過8路平均，提高自相關的精度。由于在本實施例的具體要求中只需要1路自相關，未要求8路自相關，因此在圖2中只對8路信號進行了1路自相關處理，但實際上8個通道的自相關應該與1路自相關處理基本相同，用同樣的方法可以實現(xiàn)8路自相關。在圖中還有標號為integrate time的積分時間控制電路，它是用計數(shù)器實現(xiàn)的，其作用是控制積分時間，它是決定輻射測量精度的決定因素之一，它的一路輸出進入標號為pulse_shaping_1period的做脈沖整形電路。脈沖整形電路的作用是將輸入的任意寬度的正脈沖整形為一個時鐘周期的正脈沖，無論相關積分時間如何改變，該電路可以在積分時間控制電路產(chǎn)生上升沿時，生成一個時鐘周期的正脈沖，該脈沖將前一個積分時間內(nèi)相關所得的結果鎖存；積分時間控制電路觸發(fā)基線選擇器，以便在后續(xù)步驟中可以將積分結果順序輸出；同時，脈沖整形電路與各個相關器的rs1輸入端相連，脈沖整形電路產(chǎn)生的脈沖將所有的相關器重新復位，以進行下一個周期的相關和積分。圖中還有一29路的多路選擇器，多路選擇器的接入端標號是從d0至d28。信號經(jīng)過譯碼器后連入相關器，其中第一路信號要做自相關處理，故第一路信號通過譯碼器后分成兩路連入自相關器base line_dc，一路連入相關器的In1接口，另一路連入相關器的In2接口，這兩路相同的信號在自相關器中做自相關處理，自相關處理結束以后，自相關器base line_dc的輸出端與多路選擇器的d0輸入端相連。第一路信號除了做自相關處理外還要做互相關處理，該路信號要與其他7路信號做互相關，第一路信號分別接入互相關器base line_dc1至互相關器baseline_dc7的In1接口，這些互相關器的In2接口分別與第二，第三，第四，第五，第六，第七，第八路信號相連接，從而在這些互相關器中實現(xiàn)第一路信號與其他七路信號間的互相關操作，這些互相關器的輸出端分別與多路選擇器的d1至d7輸入端連接。對第二路信號，無需做自相關處理，只有互相關處理。因為第二路信號與第一路信號間的互相關處理已經(jīng)實現(xiàn)，故第二路信號只需與第三，第四，第五，第六，第七，第八路信號做互相關處理，這些互相關處理分別在互相關器base line_dc8至base line_dc13中實現(xiàn)，第二路信號分別接入上述相關器的In1接口，這些互相關器的In2接口分別與第三，第四，第五，第六，第七，第八路信號相連接，這些不同的信號在互相關器中做互相關操作，所得結果分別輸出到多路選擇器的d8至d13輸入端。對于第三，第四，第五，第六，第七，第八路信號的處理與第二路信號相類似，都只有互相關處理。第三路信號連入互相關器base line_dc14至base line_dc18的In1接口，這些互相關器的In2接口分別與第四，第五，第六，第七，第八路信號相連接，不同的信號在互相關器中做互相關操作，所得結果分別輸出到多路選擇器的d14至d18輸入端。第四路信號連入互相關器base line_dc19至base line_dc22的In1接口，這些互相關器的In2接口分別與第五，第六，第七，第八路信號相連接，不同的信號在互相關器中做互相關操作，所得結果分別輸出到多路選擇器的d19至d22輸入端。第五路信號連入互相關器base line_dc23至base line_dc25的In1接口，這些互相關器的In2接口分別與第六，第七，第八路信號相連接，不同的信號在互相關器中做互相關操作，所得結果分別輸出到多路選擇器的d23至d25輸入端。第六路信號連入互相關器base line_dc26至base line_dc27的In1接口，這些互相關器的In2接口分別與第七，第八路信號相連接，不同的信號在互相關器中做互相關操作，所得結果分別輸出到多路選擇器的d26至d27輸入端。第七路信號連入互相關器base line_dc28的In1接口，該互相關器的In2接口與第八路信號相連接，不同的信號在互相關器中做互相關操作，所得結果輸出到多路選擇器的d28輸入端。多路選擇器的29個輸入端分別是1路自相關產(chǎn)生的信號和28路互相關產(chǎn)生的信號。此外多路選擇器還有一個選擇信號輸入端se1，它與基線選擇器相連接，其作用是對多路選擇器的輸出進行選擇。相關處理所得的結果最后通過總線輸出?；€選擇器還有一w_en輸出端，w_en是格式轉(zhuǎn)化輸出的使能信號，在相關結束后，該信號觸發(fā)后面的格式轉(zhuǎn)換電路，使相關結果順序輸出。
經(jīng)過正交解調(diào)和相關處理以后，數(shù)字相關電路中的工作大致已經(jīng)完成，下面進入數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路。
數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路是用同一片F(xiàn)PGA來實現(xiàn)的，本實施例選用的FPGA為XILINX的Virtex2v1000。數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路按照功能劃分為三個模塊，分別為數(shù)據(jù)格式轉(zhuǎn)換模塊、外部接口模塊和補償模塊。
在上一步相關所得的結果的精度通常比較高，甚至可以達到30～40位，而實際需要的精度通常不會超過16位，因此在數(shù)據(jù)輸出之前先要進行格式轉(zhuǎn)換。在前述的數(shù)字相關電路中有一數(shù)據(jù)格式轉(zhuǎn)換單元，該單元與此處的數(shù)據(jù)格式轉(zhuǎn)換模塊相比，雖然名稱類似且都實現(xiàn)數(shù)據(jù)格式轉(zhuǎn)換的功能，但它們的應用環(huán)境或者說作用是不一樣的。前述的數(shù)據(jù)格式轉(zhuǎn)換單元的作用是將輸入數(shù)據(jù)的格式轉(zhuǎn)換為適合相關處理的數(shù)據(jù)格式，而數(shù)據(jù)格式轉(zhuǎn)換模塊是要將相關結果轉(zhuǎn)換為能夠通過接口傳輸?shù)母袷健?br> 數(shù)據(jù)格式轉(zhuǎn)換的原理是將相關結果的I/Q信號保留高16位，對低位數(shù)據(jù)直接截斷，然后按照8位數(shù)據(jù)接口的要求順序輸出I/Q信號的高位和低位。
在背景技術中提到，由于數(shù)字相關器在正交解調(diào)模塊的延時移相單元中采用數(shù)字延時的方法進行移相，因此當相關處理后的信號通過數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路輸出后會產(chǎn)生鏡像。為了不影響數(shù)字相關器的最終效果，本發(fā)明的樣本延遲移相數(shù)字相關器通過補償模塊消除鏡像。
補償模塊的具體工作流程如下步驟10、計算樣本延遲移相數(shù)字相關器的可見度函數(shù)的誤差項。如公式(1)所示，樣本延遲移相數(shù)字相關器的可見度函數(shù)的虛部被一個SINC函數(shù)加權，該SINC函數(shù)就是所述的誤差項。在SINC函數(shù)中，函數(shù)與帶寬Δω和中心頻率ω0相關，在不同系統(tǒng)設計中，帶寬Δω和中心頻率ω0是可變的，因此要根據(jù)實際情況，輸入帶寬Δω和中心頻率ω0的值，計算誤差項的結果。對特定的系統(tǒng)，帶寬Δω和中心頻率ω0的值是一定的，無需計算，可直接設定。
步驟20、根據(jù)誤差項的結果，補償可見度函數(shù)。對可見度函數(shù)做補償?shù)膶崿F(xiàn)方法是將可見度函數(shù)的虛部做加權，也就是將虛部除以誤差項(SINC函數(shù))，得到一個新的、補償后的可見度函數(shù)。
補償模塊的功能可通過對FPGA編程實現(xiàn)。
如圖4所示，為數(shù)據(jù)格式轉(zhuǎn)換模塊和補償模塊的電路圖。在該電路中有寄存器、多路選擇器、2位計數(shù)器和FPGA。在該電路中，F(xiàn)PGA通過編程實現(xiàn)補償模塊的功能。FPGA從相關處理模塊的輸出端輸入經(jīng)過相關處理后的信號，在FPGA中實現(xiàn)相位的補償，去除線性相位偏差所產(chǎn)生的鏡像問題。在該電路中還有5個寄存器，第一至第四寄存器的輸入端與FPGA的輸出端相連，第一寄存器的作用是存放I信號的高位，第二寄存器的作用是存放I信號的低位，第三寄存器的作用是存放Q信號的高位，第四寄存器的作用是存放Q信號的低位。第五寄存器一端與2位計數(shù)器相連，另一端與多路選擇器相連，其作用是對2位計數(shù)器產(chǎn)生的選通信號產(chǎn)生一個延時，從而保證在多路選擇器輸入數(shù)據(jù)有效時，才輸出數(shù)據(jù)。本發(fā)明的實施例中需要輸出的I/Q信號各16位，共32位，通過8位接口傳輸時，需要4個時鐘周期才可以傳輸完畢，2位計數(shù)器的功能是分別選擇32位數(shù)據(jù)中的8位數(shù)據(jù)，使數(shù)據(jù)按特定順序傳輸出去。寄存器的輸出端與多路選擇器相連接，I信號的高位所在的存儲器與多路選擇器的d0輸入端相連，I信號的低位所在的存儲器與多路選擇器的d1輸入端相連，Q信號的高位所在的存儲器與多路選擇器的d2輸入端相連，Q信號的低位所在的存儲器與多路選擇器的d3輸入端相連，在2位計數(shù)器的作用下，多路選擇器將I/Q信號的高16位保留，低位截斷。
I/Q信號在數(shù)據(jù)格式轉(zhuǎn)換以后進入外部接口模塊，該外部接口模塊為8位數(shù)據(jù)接口，它的功能是按要求順序輸出I/Q信號的高位和低位。
參考圖5，另一實施例制作的3位量化合成孔徑輻射計數(shù)字相關器，在上述的數(shù)字相關器的基礎上增加DA數(shù)據(jù)格式轉(zhuǎn)換電路；在保證數(shù)據(jù)通過數(shù)據(jù)接口傳輸?shù)耐瑫r，還可以增加DA數(shù)據(jù)格式轉(zhuǎn)換功能。
所述的DA數(shù)據(jù)格式轉(zhuǎn)換電路可以用型號為AD9760的數(shù)模轉(zhuǎn)換器來實現(xiàn)，該數(shù)模轉(zhuǎn)換器有兩個輸入端，其標號分別為data_dc和slice_select，其中的data_dc輸入端與前述的數(shù)字相關電路的out1輸出端相連，slice_select輸入端則與數(shù)字相關電路的slice_select1相連；該數(shù)模轉(zhuǎn)換器有兩個輸出端，分別為da1和da2，分別輸出可見度函數(shù)的實部與虛部。
所述的DA數(shù)據(jù)格式轉(zhuǎn)換電路的具體功能是將數(shù)字相關電路中所得到的相關結果轉(zhuǎn)換為模擬量，并將轉(zhuǎn)換以后的不同基線的相關結果順序輸出，從而能夠在示波器上實時觀測到所有基線的相關結果，便于系統(tǒng)調(diào)試階段的幅度及相位平衡的調(diào)整，以及系統(tǒng)試驗和應用時驗證系統(tǒng)是否工作于正常狀態(tài)。利用已有的AD9760就能完成上述的功能。
本發(fā)明的樣本延遲移相數(shù)字相關器能夠有效地克服現(xiàn)有的數(shù)字相關器中由于數(shù)字延時移相所造成的鏡像問題。在圖6中，經(jīng)過補償后的數(shù)字信號的成像結果與理想正交相位得到的圖像結果幾乎完全一致。
權利要求
1.一種樣本延遲移相數(shù)字相關器，包括高速的ADC、數(shù)字相關電路、數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路；所述的數(shù)字相關電路利用FPGA編程實現(xiàn)其功能，通過對FPGA重新配置，實現(xiàn)從1位到3位的數(shù)字相關；其特征在于，所述的數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路由數(shù)據(jù)格式轉(zhuǎn)換模塊、外部接口模塊和補償模塊組成，所述的高速ADC從外部的接收機接收已經(jīng)過放大和變頻處理的天線單元的模擬信號，并將這些模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，轉(zhuǎn)換后的數(shù)字信號進入數(shù)字相關電路；在數(shù)字相關電路中，對數(shù)字信號按順序進行正交解調(diào)和相關處理，將相關處理所得到的結果送入所述的數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路，數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路中的補償模塊對相關后的數(shù)字信號進行相位補償，消除在正交解調(diào)時所產(chǎn)生的線性相位偏差，然后由數(shù)據(jù)格式轉(zhuǎn)換模塊進行數(shù)據(jù)格式轉(zhuǎn)換，使之成為能夠通過接口傳輸?shù)母袷?，最后由外部接口模塊按要求順序輸出數(shù)字信號的高位和低位。
2.根據(jù)權利要求1所述的樣本延遲移相數(shù)字相關器，其特征在于，還包括DA數(shù)據(jù)格式轉(zhuǎn)換電路，該DA數(shù)據(jù)格式轉(zhuǎn)換電路是將數(shù)字相關電路中所得到的相關結果轉(zhuǎn)換為模擬量，并將轉(zhuǎn)換以后的不同基線的相關結果順序輸出，在示波器上實時觀測所有基線的相關結果。
3.根據(jù)權利要求1或2所述的樣本延遲移相數(shù)字相關器，其特征在于，所述的高速ADC是指采樣速率在100MSPS以上的ADC。
4.根據(jù)權利要求1或2所述的樣本延遲移相數(shù)字相關器，其特征在于，所述的數(shù)字相關電路由正交解調(diào)模塊和相關處理模塊組成，正交解調(diào)模塊的功能是對數(shù)字中頻信號進行正交解調(diào)，生成I/Q數(shù)字信號，相關處理模塊的功能是將正交解調(diào)后的I/Q數(shù)字信號實現(xiàn)相關處理。
5.根據(jù)權利要求4所述的樣本延遲移相數(shù)字相關器，其特征在于，所述的正交解調(diào)模塊采用數(shù)字移相技術實現(xiàn)正交解調(diào)，正交解調(diào)模塊按功能進一步劃分為數(shù)據(jù)格式轉(zhuǎn)換單元、相關精度選擇單元、延時移相單元和總線輸出單元；數(shù)據(jù)格式轉(zhuǎn)換單元的作用是將輸入數(shù)據(jù)轉(zhuǎn)換為適合相關處理的數(shù)據(jù)格式，相關精度選擇單元的作用是根據(jù)系統(tǒng)精度的要求，選擇有效數(shù)據(jù)的位數(shù)，延時移相單元是采用數(shù)字移相技術中的延時移相方法實現(xiàn)正交解調(diào)。
6.根據(jù)權利要求4所述的樣本延遲移相數(shù)字相關器，其特征在于，所述的相關處理模塊中的相關處理包括自相關處理和互相關處理，自相關處理是在各自通道內(nèi)進行，互相關處理指任意兩個通道之間的互相關處理。
7.根據(jù)權利要求4所述的樣本延遲移相數(shù)字相關器，其特征在于，所述的相關處理模塊中的數(shù)字相關方式包括全冗余和最小冗余在內(nèi)的不同的實現(xiàn)方式，這些不同的實現(xiàn)方式通過對FPGA的不同配置來實現(xiàn)。
8.一種應用權利要求1所述的樣本延遲移相數(shù)字相關器的相位補償方法，包括以下步驟步驟1)、對經(jīng)過欠采樣和正交解調(diào)處理后的數(shù)字信號做復相關運算，得到實際正交信號的可見度函數(shù)；步驟2)、對理想的正交信號做復相關運算，得到理想正交信號的可見度函數(shù)；步驟3)、對實際正交信號的可見度函數(shù)和理想正交信號的可見度函數(shù)做比對，得到實際正交信號的可見度函數(shù)的誤差項；步驟4)、根據(jù)誤差項生成補償因子，修正可見度函數(shù)，得到一新的、補償后的可見度函數(shù)。
9.根據(jù)權利要求8所述的相位補償方法，其特征在于，所述的誤差項是一個SINC函數(shù)，其表達式為 該函數(shù)與帶寬Δω和中心頻率ω0相關，所述的SINC函數(shù)加權在實際正交信號的可見度函數(shù)的虛部。
全文摘要
本發(fā)明公開一種樣本延遲移相數(shù)字相關器，包括高速ADC、數(shù)字相關電路、數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路；數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路包括數(shù)據(jù)格式轉(zhuǎn)換模塊、外部接口模塊和補償模塊；數(shù)字相關電路利用FPGA編程實現(xiàn)其功能，通過對FPGA重新配置，實現(xiàn)從1到3位的數(shù)字相關；高速ADC接收放大和變頻處理的天線單元的模擬信號，轉(zhuǎn)變?yōu)閿?shù)字信號，進入數(shù)字相關電路；在數(shù)字相關電路中，對數(shù)字信號進行正交解調(diào)和相關處理，將相關處理所得到的結果送入數(shù)據(jù)格式轉(zhuǎn)換和外部接口電路，由補償模塊進行相位補償，消除在正交解調(diào)時產(chǎn)生的線性相位偏差，然后由數(shù)據(jù)格式轉(zhuǎn)換模塊進行數(shù)據(jù)格式轉(zhuǎn)換，最后由外部接口模塊按順序輸出數(shù)字信號的高位和低位。
文檔編號G01S13/90GK1866048SQ200510011728
公開日2006年11月22日 申請日期2005年5月17日 優(yōu)先權日2005年5月17日
發(fā)明者閻敬業(yè), 吳季, 姜景山 申請人:中國科學院空間科學與應用研究中心