專利名稱：多通道高頻地波雷達數(shù)據(jù)采集、分析裝置的制作方法
技術領域：
本實用新型涉及高頻地波雷達的數(shù)據(jù)、分析裝置，能極大地降低原有裝置的硬件復雜性。
背景技術：
；高頻地波雷達(HFSWR)在海洋探測中發(fā)揮了巨大的作用。在高頻地波雷達中，為解決因ADC采樣率高帶來的后續(xù)數(shù)據(jù)在DSP中無法實時處理的問題，在傳統(tǒng)的多通道數(shù)據(jù)采集、分析裝置中大多采用兩種方案(1)在多通道ADC的后端使用數(shù)字下變頻器降低采樣率；(2)使用多片DSP芯片，每一通道的數(shù)據(jù)用一片DSP進行數(shù)據(jù)處理。這兩種方案的不足在于硬件平臺較為結構復雜，可重配置性差，不便于裝置的升級。

發(fā)明內(nèi)容
為使硬件平臺的開放性、通用性，以便于裝置的軟件重新配置、升級，本實用新型提出了一種新的多通道高頻地波雷達數(shù)據(jù)采集、分析裝置，它不僅能同時實現(xiàn)多通道數(shù)據(jù)的采樣，而且能進行數(shù)據(jù)的實時處理，省去了傳統(tǒng)數(shù)據(jù)采集、處理裝置所使用的可編程數(shù)字下變頻器PDC。
本實用新型解決其技術問題采用的技術方案是多通道高頻地波雷達數(shù)據(jù)采集、分析裝置，它包括模數(shù)轉(zhuǎn)換器ADC、數(shù)字信號處理器DSP和復雜可編程邏輯器件CPLD，其特征在于單片數(shù)字信號處理器DSP的數(shù)據(jù)總線分別通過多個雙向緩沖器連接至各通道模數(shù)轉(zhuǎn)換器的數(shù)據(jù)線，復雜可編程邏輯器件分別連接模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器，所述的單片數(shù)字信號處理器DSP至少具有40MHz主頻，4Mbit的片內(nèi)SRAM，48bit的數(shù)據(jù)總線。
如上所述的多通道高頻地波雷達數(shù)據(jù)采集、分析裝置，其特征在于所述的單片數(shù)字信號處理器DSP為ADSP21060。
本實用新型主要使用了三種器件。(1)模數(shù)轉(zhuǎn)換器(ADC)可選用TI公司的THS1408作為模數(shù)轉(zhuǎn)換器，它具有14bit的分辨率，最大8MSPS的采樣速率。(2)數(shù)字信號處理器(DSP)可選用ADI公司的ADSP21060或ADSP21160，它具有40MHz主頻，4Mbit的片內(nèi)SRAM，48bit的數(shù)據(jù)總線，進行1024點浮點快速傅立葉變換(FFT)僅需0.46ms等特點。(3)復雜可編程邏輯器件(CPLD)選用Altera公司的EPM3256，它的主要作用是對本裝置的邏輯時序進行控制。根據(jù)總體設計的要求，在本實用新型中，DSP通過CPLD來控制各器件的邏輯時序，使用三片THS1408實現(xiàn)三通道采樣，THS1408帶通采樣的輸出數(shù)據(jù)經(jīng)雙向緩沖器PI74LPT16245同時送至ADSP21060，由DSP實現(xiàn)對ADC的讀和寫。
ADSP21060通過CPLD器件EPM3256控制ADC器件THS1408的讀和寫。ADSP21060數(shù)據(jù)總線的D0-15，D16-31，D32-47分別通過三個雙向緩沖器連接至各通道THS1408的數(shù)據(jù)線，即三路THS1408的采樣結果不通過硬件下變頻器件直接傳送至ADSP21060。在ADSP21060中，PX是一個48bit的總線交換寄存器，它由兩部分組成PX2是高32位；PX1是低16位。當PX與DM總線傳數(shù)時，如果DM總線指向片外存儲器，則48位數(shù)據(jù)被傳送，利用此理論，在ADSP21060中成功實現(xiàn)三通道采樣數(shù)據(jù)的分離。
在本實用新型中，利用帶通采樣理論對回波信號進行帶通采樣，然后采用多相濾波的方法實現(xiàn)帶通信號的正交解調(diào)，分離出I/Q信號。解調(diào)后的基帶信號在DSP中采用軟件的方法實現(xiàn)多級抽取降低采樣率(即數(shù)字下變頻(DDC))，然后將抽取后的基帶數(shù)據(jù)進行第一次FFT，F(xiàn)FT后的結果通過USB總線送往PC機做進一步的數(shù)據(jù)處理。
本實用新型的有益效果是，使用單片DSP芯片即可同時實現(xiàn)三通道信號的采樣，而且在DSP中用軟件的方法實現(xiàn)采樣數(shù)據(jù)的正交分解和數(shù)字下變頻，使本實用新型硬件結構簡單，便于裝置的升級、實施。而選用ADSP21060芯片具有性價比高的優(yōu)點。
以下結合附圖和實施例對本實用新型做進一步說明。


圖1是本實用新型實施例的原理框圖。
圖2是圖1中CPLD器件EPM3256的電路連接圖。
圖3是圖1中基于多相濾波的正交解調(diào)及后續(xù)數(shù)據(jù)處理的原理圖。
圖4是圖1中ADSP21060中所采用的抽取器的多相濾波結構。
具體實施方式
在圖1中，ADSP21060通過CPLD器件EPM3256控制ADC器件THS1408的讀和寫。ADSP21060數(shù)據(jù)總線的D0-15，D16-31，D32-47分別通過三個雙向緩沖器連接至各通道THS1408的數(shù)據(jù)線，即三路THS1408的采樣結果不通過硬件下變頻器件直接傳送至ADSP21060。如圖2所示，將THS1408的片選cs，讀選擇oe，寫選擇wr，采樣時鐘clk等管腳和ADSP21060的地址線ad0，ad1，讀寫控制read、write；外部中斷irq0和外部存貯器選擇ms1都連接到EPM3256的通用I/O管腳，在EPM3256中統(tǒng)一編程實現(xiàn)其邏輯控制。在ADSP21060中，外部存貯器空間分成五個組，存貯器空間大小通過裝置配置寄存器SYSCON的MSIZE位段來確定。在本實施例中，THS1408的數(shù)據(jù)采樣結果所使用的外部存貯器地址由ms1選通，外部RAM設置為8K，將三通道THS1408的結果寄存器通過EPM3256設置為同一地址0x402000，由ADSP21060完成對同一個外部地址空間的讀和寫。DSP通過中斷0接收采樣數(shù)據(jù)，每當ADSP21060接收到一次外部中斷，從外部地址空間讀取一次三路THS1408的采樣結果，通過48位數(shù)據(jù)總線同時傳送到ADSP21060。當采樣數(shù)據(jù)量滿，則進行數(shù)據(jù)處理，反之繼續(xù)。在ADSP21060中使用如下指令實現(xiàn)三通道采樣結果的分離，并將結果暫存于數(shù)據(jù)區(qū)。
px＝dm(ADCDATA)；r4＝0x3fff；
r3＝px1；r3＝r3 and r4；dm(i1，m1)＝r3；r3＝px2；r2＝fext r3by 0:16；r2＝r2 and r4；dm(i2，m2)＝r2；r2＝fext r3by 16:16；r2＝r2and r4；dm(i3，m3)＝r2；在圖3中，虛線框即為多相濾波正交化處理器(正交采樣器)，通過正交采樣把模擬信號變換為兩個正交的零中頻數(shù)字基帶信號，此時的I(n)，Q(n)的采樣速率只有ADC采樣率fs的一半，經(jīng)過奇偶抽取后，I(n)，Q(n)在時域上相差半個采樣點，可通過兩個延遲校正濾波器HI(ejw)，HQ(ejw) 加以校正。在ADSP21060中可使用如下指令實現(xiàn)帶通信號的正交解調(diào)r2＝dm(i2，m2)；dm(i5，m5)＝r2；r2＝dm(i2，m2)；r0＝-r2；dm(i4，m4)＝r0；r2＝dm(i2，m2)；r0＝-r2；dm(i5，m5)＝r0；然后將校正后的信號進行抗混疊濾波、抽取和傅立葉變換。
圖4描述的是本實用新型實施例中采用的抽取器的多相濾波結構。在常用的抽取器模型中，抗混疊濾波器FIR位于抽取算子 前，即濾波是在降速之前進行的。由圖4可知，此時的數(shù)字濾波器Ek(z)(k＝0，1...n)位于抽取器 之后，即濾波是在降速后進行的，這就大大降低了對ADSP21060的處理速度的要求，提高了實時處理能力。
權利要求1.多通道高頻地波雷達數(shù)據(jù)采集、分析裝置，它包括模數(shù)轉(zhuǎn)換器ADC、數(shù)字信號處理器DSP和復雜可編程邏輯器件CPLD，其特征在于單片數(shù)字信號處理器DSP的數(shù)據(jù)總線分別通過多個雙向緩沖器連接至各通道模數(shù)轉(zhuǎn)換器的數(shù)據(jù)線，復雜可編程邏輯器件分別連接模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器，所述的單片數(shù)字信號處理器DSP至少具有40MHz主頻，4Mbit的片內(nèi)SRAM，48bit的數(shù)據(jù)總線。
2.如權利要求1所述的多通道高頻地波雷達數(shù)據(jù)采集、分析裝置，其特征在于所述的單片數(shù)字信號處理器DSP為ADSP21060。
專利摘要多通道高頻地波雷達數(shù)據(jù)采集、分析裝置，它包括模數(shù)轉(zhuǎn)換器ADC、數(shù)字信號處理器DSP和復雜可編程邏輯器件CPLD，其特征在于單片數(shù)字信號處理器DSP的數(shù)據(jù)總線分別通過多個雙向緩沖器連接至各通道模數(shù)轉(zhuǎn)換器的數(shù)據(jù)線，復雜可編程邏輯器件分別連接模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器，所述的單片數(shù)字信號處理器DSP至少具有40MHz主頻，4Mbit的片內(nèi)SRAM，48bit的數(shù)據(jù)總線。省去了傳統(tǒng)數(shù)據(jù)采集、處理裝置所使用的可編程數(shù)字下變頻器PDC，硬件結構簡單，便于裝置的升級、實施。
文檔編號G01S13/00GK2762152SQ20042005797
公開日2006年3月1日 申請日期2004年12月27日 優(yōu)先權日2004年12月27日
發(fā)明者文必洋, 白立云, 吳世才, 萬顯榮, 張國軍 申請人:武漢大學